// reset_n gen $display("Reset! [%d]", $time); # 100 reset_n <= 0; # 10 reset_n <= 1; # 10 @(posedge clk);tb_fsm_counter_test.v파일의47line인 "@(posedge clk);" 문장에 대한 질문입니다.왜 reset_n신호를 셋팅해주고 난다음에 "@(posedge clk);" 구문을 적어준 의미가 있을까요?? 해당 always문장에 아무내용도 없이 종료한 이유와 의미가 궁금합니다!.감사합니다

안녕하세요.내힘으로 LED회로 만들어서 제어하기2 강좌에 4분 28초에 gpio pull up pull down이 의미하는게 pull up 저항 pull down 저항을 의미하는게 맞나요?? 그렇다면 led회로 구성이 pull down 으로 구성이 돼있는데 왜 gpio pull down이 아닌 gpio pull up으로 세팅하신건가요?감사합니다.

맛비님 안녕하세요! 열심히 verilog s1, fpga s1 수강하고 verilog s2까지 수강중인 학부생입니다.본 강의 관련 내용은 아니지만, 맛비님의 또다른 강의인 AI HW 강의에 대해 궁금한 점이 있어 질문드립니다. 저는 현재 전자공 학부 4학년으로 졸업작품으로 [Ai를 활용한 안전 운전 장치(졸음, 음주 감지)]를 준비중에 있는데요. 제가 구현하고자 하는 것은 간략하게 AI를 활용해서 운전자의 졸음을 감지하는 것입니다.이를 제가 가지고 있는 Zybo z7-10으로 구현해보고자 조사 중인데 이 동작을 FPGA에서 전부 구현할 수 있는지, FPGA로 HW가속기를 구현하여 AI 연산만을 수행하게 할 수 있는지 등 저 스스로 접근하는데에 어려움을 느껴 맛비님의 AI HW 강의가 이에 도움이 될 지 궁금하여 질문드립니다. 당연하게도 강의를 듣고 그 내용을 내 것으로 만들어서 저의 실력으로 활용하는 것은 제 몫이지만 아무래도 이 분야의 초급자인 제가 커리큘럼만을 보고 판단하는 것 이상으로 맛비님의 시선에서 봤을 때 적절할지가 더 의미있는 판단이 될 것 같기도 합니다.  AI HW가 뜨거운 주제이고 관심이 있는 만큼 이 강의를 여유가 있을 때 들을 생각이였지만 이번에 맡은 프로젝트를 위해 큰 도움이 되는 강의라면 이번 학기에 AI HW 강의까지 병행하여 열심히 공부해봐야겠네요. 항상 너무 질 좋은 강의 감사드리고 이 분야를 진로로 삼으려는 학생들에게 정말 좋은 기회가 되는 강의 만들어주셔서 감사드린다는 말 드리고 싶습니다!

안녕하세요 맛비님강의에 generate문에 대해 배우며 궁금한 점이 생겼습니다verilog에 generate for~ 문이 아닌 그냥 for문도 존재하고, 이를 통해 하드웨어가 합성된다고 알고 있는데요generate for~ 문과 그냥 for ~문을 사용했을 때 합성되는 하드웨어의 차이가 궁금합니다. =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

Debug를 하고 처음 Disassembly 창을 열면 정상적으로 코드들이 보이지만 여기서 추가로 Debug나 Terminate And Relaunch를 하게 되면 아래 그림과 같이 No debug context라고 뜨면서 코드들이 보이지 않습니다. 이를 해결하는 방법이 있을까요?

안녕하세요. 맛비님.  시즌1에서 간단한 메모리 컨트롤러를 설계를 해보았는데 이 메모리 컨트롤러 설계가 메모리반도체에서 쓰이는 그 메모리컨트롤러 설계와 유사한 거라고 보면 될까요?? 감사합니다.

- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 자주 묻는 질문에 혹시 답이 있을 수 있어요.- 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 하드폴트도 나고 무한루프도 돌고 하다가 디버깅을 해서 원인을 찾아냈습니다. 온도계를 제대로 연결했음에도 인식을 못 하는 문제가 발생해서 Ds18b20_Init()을 넘어가질 못 하고 있습니다. 문제는 저번에는 간헐적으로 연결이 되긴 됐어서 온도계 문제인지 다른 게 문제인건지 알기가 힘듭니다. 다른 온도계라도 구해서 달아봐야할까요?

안녕하세요. vitis를 사용하는 데에 있어서 C언어를 사용하였는데, C#도 적용할 수 있나요? 가능하다면 C#을 바로 적용할 수 있는 것인가요?

감사 ㅋ

- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 자주 묻는 질문에 혹시 답이 있을 수 있어요.- 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 강의 수강중인 학생입니다. FND를 GPIO로 제어하는 부분까지 진행하고 하루 쉬고 다시 연결을 했더니 init_fnd() 함수에서 디버거가 아무것도 표시하지 않고 멈추고, 주석 처리하고 디버거를 돌려도 while문이 돌지 않고 멈춰버립니다. 무슨 문제인지를 모르겠습니다.

안녕하세요, 강의 자료 pdf 어디서 다운로드 받을수있을까요? 아직 업로드가 안된거라면 언제쯤 업로드가될까요. 감사합니다.

안녕하세요 맛비님 강의 잘 보고 있습니다. 수강중 보드 관련 질문이 있어 질문드립니다.강의에서 보통 AXI4 lite interface로 PS와 PL을 연결해서 제어 및 동작 검증을 했는데, interface를 사용하지 않고 PS와 PL만 사용해서 회로를 구현해도 되나요? (동작 검증용으로) 또, 보드의 PS를 사용하지 않고 PL영역만 사용해서 회로 구현이 가능한가요?timing스펙을 맞추는게 중요하다고 하시고 critical path에 FF를 넣어서 slack을 줄이는 내용이 있었는데, slack이외에 비바도에서 확인 가능한 timing 분석 기능이 있나요?비바도에 timing simulation기능이 있는데 구글링을 해보니 툴 시뮬레이터가 이상해서 post implementation simulation은 결과에서 에러가 많이 난다?? 이런 말을 하는 사람들이 꽤 많아서 질문드립니다.=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요. 맛비님의 추천으로 xilinx workshop을 진행하고 있습니다. workshop을 진행하면서 겪었던 문제인데 해결을 하고자 하였는데 방법을 찾지 못하여 질문하게 되었습니다. 질문이 강의 내용이 아니기 때문에 염치를 불구하고 여쭙게 되었습니다. 그렇기에 강의 외의 질문이므로 해결해주시지 않으셔도 됩니다. 공부하면서 답답함에 질문을 드립니다. 나름 xdc파일에서 btn을 추가하였지만 되지 않았습니다. [Place 30-58] IO placement is infeasible. Number of unplaced IO Ports (1) is greater than number of available sites (0).The following are banks with available pins: IO Group: 0 with : SioStd: LVCMOS18 VCCO = 1.8 Termination: 0 TermDir: BiDi RangeId: 1 Drv: 12 has only 0 sites available on device, but needs 1 sites. Term: btn_tri_io[0] implementation을 하는 과정에서 위와 같은 Error가 발생하였습니다. workshop 과정은 advanced Embedded system에서 lab2과정이였습니다. 

안녕하세요 맛비님 섹션1의 "제공하는 실습파일 및 실행환경에 대해 알아보아요."를 진행하고 있습니다. 제공해주신 강의 자료 unzip 후 chpater_1의 파일에 들어가서 build를 진행하려고 하는데 permission denied가 뜹니다. build가 활성화가 안되어있는 건가요? 폴더는 위의 사진과 같이 되어 있습니다.

DTC, 스냅샷의 메모리와 각종 데이터 저장에 관련된  고민글을 작성하신걸 블로그에서 보았는데, 혹시 지금은 정답을 찾으셧는지 궁금합니다. 아니면 이 또한 제조사마다 다른것인지 궁금합니다.

vivado 설치를 진행하고 있는데 모든 과정을 똑같이 했는데도 permission denied가 떠서 vivado 설치가 진행되지 않습니다.도움을 주시면 감사하겠습니다.

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요 맛비님!이번에 hdl season 1 을 다 수강하고fpga 가속기 설계를 듣고자 하는 학생입니다!그런데 강의를 살펴보니 zybo z7 이나 arty z7을 사용하더군요그런데 제가 학교에서 해당 기기들을 대여 할 수 있는지 문의해보니 해당 모델은 없고 nexys a7을 대여 할 수 있다고 답변이 왔습니다.학생인지라 기기를 새로 살만한 여유가 없어 부득이하게 nexys a7 밖에 사용 할 수 없는 상황인데 nexys a7으로도 강의 진행이 가능한지 여쭤보고 싶습니다!

- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 자주 묻는 질문에 혹시 답이 있을 수 있어요.- 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. Live Expression 에 ds18b20 을 추가 해서 address 를 읽어 오고 있는데요, 계속 0 으로 표시 되고, 온도역시 0 인듯 합니다. 통신이 안되는 것 같은데 어디 쪽을 확인 해보면 될까요??

안녕하십니까 맛비님. 코드를 분석하다가 궁금한 점이 생겨서 질문드립니다.power_of_8_hs.v 코드를 분석해보았는데,8승 모듈의 출력 단자인 m_power_of_8과 m_valid에 어떠한 계산 결과를 할당한 할당문이 없는 것으로 분석하였습니다.그러나 시뮬레이션 파형을 돌려보면 파형이 정상적으로 생성되었는데, 할당문이 없었음에도 불구하고 값이 정상적으로 출력이 된 이유가 궁금합니다.답변해주시면 감사하겠습니다. =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

첫번째 사진과 같이 project를 생성하면서 자주 zybo가 없는 것 처럼 보이지 않는 경우가 발생합니다. 아무리 Refresh를 해도 동일하게 발생합니다. 두번째 사진에서 보이는 것 처럼 다른 project에서는 잘 인식이 되어 xc7z010clg400-1이라고 써있는데 이를 세번째 사진에서 검색하여 사용해도 무방한 것인가요? vitis에서 build project를 한 후에 마음이 급하여 sw를 launch하고 난 후에 vitis serial terminal에 연결하여 실행하는 데 이러면 마치 terminal에서 동작을 하지 않는 것처럼 보입니다. uart를 연결을 끊고 launch를 하여도 동일합니다. 반드시 uart를 연결한 후 launch를 해야 하나요? 순서가 있는지 궁금합니다.  3. 알려주신 영상에서 동일하게 순서를 맞춰 따라가더라도 terminal에서 동작하지 않는 것처럼 uart가 연결만 되었다는 메세지만 나올 뿐 그 외에는 나타나지 않는 경우들도 있었습니다. 여러 번 프로그램을 껐다 켰다를 반복해서 겨우 될 때가 여러 번 있었습니다.