안녕하십니까?이 강의에서 BRAM 영역의 Width와 관계없이,Addr[0], Addr[1]로 표현하셨는데,이 메모리 공간의 실제 주소(절대 주소)가 어떻게 되는지 궁금합니다.예로 0x4000 0000 에 BRAM을 할당 했을때,Addr[0] :Addr[1] :각강의 주소가 어떻게 되나요?Width : 16 or 32일 때 가정해서Width와 관계없이, 무조건 1씩 증가하는 것으로 봐야 하나요?만약 VITIS에서 접근할려고 할 때, 주소를 어떻게 해야 할지 궁금합니다. 

안녕하세요 맛비님.맛비님께서 3차원 Convolution 연산 모듈을 설계하기 위해서 3개의 계층을 가진 모듈로 설계하셨던 것에 궁금한 게 생겨서 질문드립니다.1차원 연산을 위한 최하위 계층, 그 위의 2차원 연산을 위한 하위 계층, 그 위의 3차원 연산을 위한 Top 계층, 이렇게 세 개의 계층을 나누셨는데,1.한 모듈에서 Register를 많이 추가하여 이 기능을 전부 할 순 없나요? (FSM으로) 즉 하나의 계층을 가진 모듈로 3차원 연산 모듈을 구현할 수는 없는 건가요?2. 이와 같이 할 경우 단점이란 것이 존재할까요?

기존에 이미 작성되어있던 코드를 지우고 제가 영상보면서 연습 차 다시 작성했는데..-_-;저장하고 그 후에 ./build 실행하니 다양한 오류가 뜨더라구요... raineesm@DESKTOP-VLU7A79:~/Matbi_VerilogHDL_Season1/chapter_2$ ./buildWARNING: [XSIM 43-3479] Unable to increase the current process stack size.INFO: [VRFC 10-2263] Analyzing Verilog file "/home/raineesm/Matbi_VerilogHDL_Season1/chapter_2/tb_clock_generator.v" into library workINFO: [VRFC 10-311] analyzing module tb_clock_generatorERROR: [VRFC 10-8414] extra comma in port association list is not allowed [/home/raineesm/Matbi_VerilogHDL_Season1/chapter_2/tb_clock_generator.v:56]ERROR: [VRFC 10-8530] module 'tb_clock_generator' is ignored due to previous errors [/home/raineesm/Matbi_VerilogHDL_Season1/chapter_2/tb_clock_generator.v:21]Vivado Simulator v2022.2Copyright 1986-1999, 2001-2022 Xilinx, Inc. All Rights Reserved.Running: /home/raineesm/tools/Xilinx/Vivado/2022.2/bin/unwrapped/lnx64.o/xelab tb_clock_generator -debug wave -s tb_clock_generatorMulti-threading is on. Using 2 slave threads.ERROR: [XSIM 43-3225] Cannot find design unit work.tb_clock_generator in library work located at xsim.dir/work.ERROR: Please check the snapshot name which is created during 'xelab',the current snapshot name "xsim.dir/tb_clock_generator/xsimk" does not exist  

reg를 선언 후에 F/F에서 사용하지 않고 내부 IP Block으로 바로 연결되어도 괜찮을까요?

기초가 너무 부족한 학생입니다.reg signed [15:0] data [0:31];16bit 데이터를 32개의 어레이로 선언하는 방식이 이것이 맞는지 궁금합니다.사실 RTL anlysis를 통해서 schematic이 제대로 생성되었는지 확인하였는데, 다음 synthesis 과정에서 constraint wizard로 적절히 파일을 생성해준 다음 synthesis를 진행하였습니다.그런데 error와 warning은 없는데 schematic이나 utilization 정보를 보면 터무니 없는 정보들이 나옵니다.혹시 어떤 부분을 확인하면 도움이 될까요? 저는 개인적으로 어레이 선언한 부분이 잘못된 것인가해서 앞서 질문을 드렸는데 synthesis에서 에러는 안뜨고 전혀 엉뚱한 결과를 내서 디버깅중입니다. ㅜㅜ

맛비님 안녕하세요! 항상 좋은 강의 감사합니다. 다름이 아니라, 질문 사항이 있어 글 남기게 되었습니다.CNN 가속기를 설계한 후 YOLO나 Lesnet과 같은 알고리즘과 접목하여 CNN 객체 인식을 동작하고 싶은 상황입니다. 하단의 프로세스로 진행하는 것을 생각하고 있는데 각 단계별 가능여부가 궁금합니다. 1) XIlinx 상에서 CNN 알고리즘 library를 import한다-> (vitis AI 라이브러리가 있으나, 이를 지원하는 보드가 한정적이라, 해당 라이브러리가 아닌 다른 라이브러리 혹은 tool이 있는지 궁금합니다)2) 알고리즘에서 CNN 연산 가속기 부분만 따로 가져와 연산을 돌린 후 Vitis 상에서 입력 받는다-> 이러한 구상이 적용 가능한지 궁금합니다. 편하실 때 답변 부탁드리겠습니다. 감사합니다.

제가 복습하며 공부하다가 실수로 파일을 몇개 지워서 일부를 복구했고 .bashrc를 다시 설정하려는데 어떤 것이 문제인지 도저히 모르겠습니다.위와 같이 source를 직접 설정해주고 하면 실행은 됩니다.위 사진은 .bashrc 에디터로 들어와 source 경로를 설정하였습니다. home의 상위 디렉토리에 mnt/d드라이브를 설치하였기 때문에 위와 같이 디렉토리를 설정하였습니다. 

강의와는 조금 벗어난 질문이라 드리기가 조심스럽지만, 디버깅 과정에서 너무 답답하여 맛비님께 질문드립니다.RTL anlysis를 통해서 schematic이 제대로 생성되었는지 확인하였는데,다음 synthesis 과정에서 constraint wizard로 적절히 파일을 생성해준 다음 synthesis를 진행하였습니다.그런데 error와 warning은 없는데 schematic이나 utilization 정보를 보면 터무니 없는 정보들이 나옵니다.혹시 어떤 부분을 확인하면 도움이 될까요?제가 vivado 관련 기본 개념들이 너무 없어서 막히는 부분이 많은 것 같습니다.

안녕하세요 강의 보면서 열심히 따라 하고 있습니다.우선 좋은 강의 제공해주셔서 감사합니다다름이 아니라, 강의 자료 다운 받으려고 하니까 .zip 파일 내에 내용이 아무것도 없고 압축 풀기를 진행해도 계속 오류가 발생합니다.One Drive 내에 있는 강의 자료 다시 한번 확인해주실 수 있을까요?? 

단순한 LED/SWITCH 입력 예제를 작성해서 ILA를 추가해 보고자 했습니다. 그런데, Bitstream 생성 후 Program Device를 하고 ILA 활성화가 되지 않네요.아래와 같은 경고메시지가 나오며, Resolution: 1. Make sure the clock connected to the debug hub (dbg_hub) core is a free running clock and is active. 2. Make sure the BSCAN_SWITCH_USER_MASK device property in Vivado Hardware Manager reflects the user scan chain setting in the design and refresh the device. To determine the user scan chain setting in the design, open the implemented design and use 'get_property C_USER_SCAN_CHAIN [get_debug_cores dbg_hub]'. For more details on setting the scan chain property, consult the Vivado Debug and Programming User Guide (UG908). Program Device 창에는 There are no debug cores 와 같은 상태 메시지가 표시됩니다.구글링 결과https://support.xilinx.com/s/article/64764?language=en_US와 같은 내용이 나오는데, 혹시나 어떻게 조치를 해야 할까요?VIVADO 2021.2 사용중입니다.  

나중에 2편도 살 예정인데 현재 보드는 basys3로 하고있습니다. 제가 초보자이고 학생이라 다른 보드는 구입하는게 무리입니다. 이 보드로 쭉 진행해도 괜찮을까요 ? 또한 강의자료 ppt는 따로 못구하나요 ?

안녕하세요 좋은 자료로 많은 공부를 하고있습니다.제가 초보라 초보적인 질문임을 용서해주세요강의자료 45/98 SPI Master -4 부분을 보면125 LINES: SCK_CNT==FRQ ? 1'B0:SCK_CNT+1'B1;133 LINES: SCK_CNT==10'B0 > SCK_INDEX+1'B1:SCK_INDEX;라고 되어있는데요 강사님께서 의도하시는 바는 SCK_CNT==FREQ 에서 0을 만들고 동시에 SCK_CNT ==0이 되니까 SCK_INDEX 값을 하나 증가 시키고 싶은건 알겠는데요.두 해당 블럭이 각기 ALWAYS 문 안에 있어서 f/f이면 클락이 있을때 동시에 두 블럭이 동작하면 아래 130-134 LINES의 블럭은 SCK_CNT ==0이 되기 전에 벌써 판단을 함으로 SCK_INDEX +1 동작이 한 클락 뒤에 이루어 지는게 아닌가요? 원래는 동시에 이루어 지고 싶은 의도이나...동일한 질문 선상에서라인 141을 보시면 S_READY & READY_CNT==10'D0을 비교하는데요 이도 마찬가지로 의도는 S_READY 상태가 되면 0을 출력하겠다는 의도로 해석됩니다. 그런데  112 라인에서 더 빠르게 동작하여 READY_CNT값이 먼저 1이 증가하면 141 라인은 동작이 불가한거 아닌가 하는 복잡한 생각이 들어 혼란스럽습니다저런 문제는 걱정 안해도 되는 것인지 궁금합니다. 실제 로직을 구현하고 클락이 빨라지면 문제가 될 것 같기도 한데 혹시 저런것도 다 염두해 두고 로직을 설계해야하는것인지 FPGA를 시작하는 아기로써 겁먹고 문의드립니다. 

우선 맛비실습압축파일을 제 사용자 파일에다 복사하고 unzip실행을 했는데 안되더라구요;그래서 아예 explorer.exe 명령어 실행해서 어거지로 클릭해가면서 파일 압축 풀었고,그런다음에 ./build 파일 실행시키니까 permission denied 되었다고 해서 chmod +x 명령어 해서 실행파일로 설정 한 다음에 다시 또 ./build 하니까 이런 상황이 벌어졌습니다...^0ㅜ.... gcc 는 root 계정에서도 그리고 사용자 계정에서도 sudo apt install gcc 해가면서 설치만 5번 한거 같아요... 어떡해야 좋을까요? (눈물...

맛비님 안녕하세요 ! 궁금사항이 생겨 글 남기게 되었습니다. NVIDIA의 GPU 같은 경우 '쿠다'라는 소프트웨어 플랫폼을 제가 이용해봤습니다. 수업시간에 설명해주신 inference를 위한 NPU 소프트웨어 플랫폼도 학생이 무료로 이용할 수 있는게 있을까요 ?MNIST 모델에 대해 설명해주실때 0~9까지 표현하기 위해 one-hot label을 10bit를 사용하셨는데, 4 bit를 사용해도 0~9가지 다 표현 가능하지 않나요 ?

실습 중 ./build를 실행하면 아래와 같이 뜨면서 실행이 되지 않습니다..vi로 script를 수정하는것은 문제없이 진행이 되는데 build는 이런 식으로 뜨는데 혹시 뭐가 잘못된걸까요? 

안녕하세요 맛비님!10강 진행 중 마지막 run as 시 아래와 같은 에러가 발생하여 진행이 불가능합니다 ㅠㅠ 어드레스 관련 문제인거같은데 어드레스와 range 같은 값들이 이전 강의까지는 강의 속 맛비님과 동일하게 생성되다가 10강 진행할때는 상이한 값이 나오네요 개인적으로 이것과 연관이 있지않을까 예상을 해보는데 혹시 어떻게 진행해야하는지 질문 드립니다 ㅠㅠ

안녕하세요 맛비님! 이번에 리눅스 환경을 처음 써보는 수강자입니다.다름이 아니라, 맛비님께서 season 1에서 알려주신대로 ubuntu와 mobaxterm, 그리고 xilinx for lunux를 설치하여 실습을 따라갔었습니다.다만 그때는 데스크톱에 설치를 하였었는데 이번에는 노트북에도 같은 환경을 구축하고자 위 세가지를 동일하게 설치하였습니다. 혹시 이때, 데스크톱에 설치하고 작업했던 리눅스 계정을 노트북에서도 똑같이 사용할 수 있도록 로그인을 하는 방법이 있을까요? 구글링을 해보았는데 잘 이해를 하지 못해 질문 드립니다!

페이지 156쪽에 대한 질문입니다.scl신호를 생성하기 위한 카운터와 scl 반주기 counter 두개를 설계하신 이유가 궁금합니다. 아무리 읽어봐도 잘 이해가 안가서요 ㅠㅠ.. 그리고 3-1) start_runw부분을 한번만 더 자세하게 설명해주실수 있을까요?

안녕하세요 맛비님 이번에 Fpga/Hw가속기 강의, AI HW설계 강의 수강 하면서 Zybo z7-10 보드를 구매하였습니다.(20은 가격이 감당이 안되고 10으로 사용해도 된다 하셔서요)그런데 제가 구매한게 보드만 있는 제품인데, 두 강의 진행하면서 보드 외에 필요한 케이블이나 필요한 것들이 뭐가 있는지 궁금합니다.Zybo Z7-20 with SDSoC Voucher를 사용할 보드라고 하셔서 SDSoC Voucher Kit라는 제품하고 비교를 해보니Pmod SSD x 22x6-pin to Dual 6-pin Pmod Splitter Cable x 2Pmod TMP2Pmod ALSPmod USBUARTPmod VGAPcam 5CUSB Micro Cable x 2CAT.6 UTP 플랫케이블Project Box8GB microSD Card위 항목들이 차이가 나는데, FPGA강의 및 AI HW 설계 강의 실습과정에서 어떤 것들이 필요한지 잘 모르겠어서 질문드립니다. 혹시 저 위에 있는 것들을 다 구매해야할까요?섹션1까지 확인해보면 USB Micro Cable만 사용하시는데 앞으로 실습 진행하면서 더 필요한게 있나 싶어서요.. 

Zybo z7-20으로 하고 있는데 Configuration Memory 과정에서 FSBL file이 필요하다고 합니다. 이 파일은 어디서 생성하나요?