자료 p.45 ( 강의 4강에 반도체 Analog 회로에서 System-Level 찾아보기)에서 질문입니다.강의 설명을 들어보면, DC-DC Buck Coverter와 LDO를 합친 것이 PMIC인 것처럼 이해가 되었는데요.그래서 저는 DC-DC Buck Converter를 거친 신호가 LDO를 거치는 구조처럼 PMIC가 구성되는 것처럼 이해를 했는데 ,해당 페이지의 그림(DataSheet)를 보면, BUCK을 거치는 파형(?)이 Output으로 따로, INT LDO를 거친 파형이 또다른 Output으로 나오는 그림 처럼 제가 보입니다.그래서 제가 혼동이 되는데요혹시 추가 설명 가능하신가요?

PCB HW 설계 Flow디버깅 절차 : 환경적 요인 고려 (온도, 습도 등 외부 요인 평가)이 부분에서 질문드리고 싶습니다. Soc 설계에 있어서는 PVT코너를 다 고려해서 해당 PVT에 robust한 설계를 하는 것으로 알고 있는데요.지금 강의를 듣다 보니 환경적 요인을 고려해서 Debugging을 한다고 하시고 이런 경우 보드를 Revision한다고 하셨는데, 이런 경우는 아예 만든 PCB 혹은 PCBA를 다시 제작한다는 의미인가요? 아니면 Schematic을 다시 제작한다는 의미인가요? 이 부분을 잘 모르겠습니다. 그리고 또 궁금한 점은, Soc는 lib가 PVT 코너마다 존재하는데, PCB 하드웨어 설계에서 각각의 IC나 부품(?)등도 Voltage나 온도 습도에 따른 R이나 C값 혹은 Delay(?)등의 수치 값이 다르게 기술된 datasheet나 lib(?)같은 것이 있나요?

안녕하세요 삼코치님,강의 복습 과정에서 궁금한 점이 생겨 질문 남깁니다. Power budget은 부품의 전력변환 효율을 다루지 않고 작성되는게 맞을까요?제가 생각했을 때는 DCDC와 같은 고효율 전력 변환기도 80 ~90%의 변환 효율을 가지며, LDO는 이 보다 더 낮기 때문에, 현실적인 반영이 필요하다고 생각합니다.(정확히는 12V Domain 전류가 변환 효율을 갖춰 수정되어야 할 거 같습니다.)추가적으로 이 후에 Regulator는 12V->3.3V,1.8V LDO인데, DC/DC를 사용하지 않고 LDO로 선정한 이유가 있을까요?이 부분에 있어도 제 생각은 강의 자료에 나온 LDO 효율을 계산했을 때 너무 낮은 전력 효율을 보이는 POWER 구성이라, 이 단점을 안고 가서라도 LDO만 선택한 이류를 잘 모르겠습니다. 질문에 있어서 너무 강의와는 관련 없는 내용 혹은 Waive해도 되는 질문이라면 답변 따로 안주셔도 됩니다. 감사합니다. 

안녕하세요 삼코치님 CH340C Schematic 관련해서 궁금한 점이 생겨 내용 남깁니다.다름이 아니라 이전에 다른 수강생분의 질문 중 V3와 VCC의 power 관련한 내용을읽어보았습니다.삼코치님이 답변해주신 내용은 VCC은 CH340C에 공급되는 메인 전원출력, V3는 내부LDO 출력 핀이라고 때문에 VCC는 USB의 전원을 공급하고 V3에는 0.1uF 디커플링 캐패시터를 연결해야 하는 것이 정확한 설계라고 하셨습니다.말씀 주신 것처럼 CH340의 최종 Schematic에는 해당 칩에 VCC와 V3를 short시키고 디커플링 캐패시터가 연결되어 있습니다. 여기서 의문은 "현재 CH340은 USB로 부터 전원을 공급이 가능한지" 입니다. USB2.0 MINI B에도 VCC는 no connection(floating)되어 있으며, CH340의 VCC는 Floating 되어 있는 것으로 보입니다. 오히려 전원 공급을 받으려면, 두 핀을 서로 Short 시키면 해결 될 것으로 보입니다.말씀주신 USB로부터의 전원 공급은 어느 PIN과 PATH에서 이루어 지는지 궁금해서 질문드립니다.감사합니다.

안녕하세요, 강의를 열심히 듣고 있는 학생입니다.강의를 공부하면서 스스로 요약한 내용을 제 사이트에 정리하면서 스스로 복기하고 싶은데, 그래도 괜찮을까요?글을 작성하기 전에 문의드립니다. 감사합니다.https://dldptmd-mech.tistory.com/위의 링크에서 제가 작성한 다른 글처럼 작성해보려고 합니다.. 현재는 작성하려고 준비만 한 상태입니다.감사합니다.

강의에서 설계하신 최종 스키매틱을 보면 CH340C의 VCC, V3 핀에 0.1uF과 GND을 연결하신 후 3V3은 연결하지 않으셨는데 넣는게 맞는건가요?

상부 FET만 PWM으로 제어하는 방식으로 사용한다고 하셨는데 그러면 하부 FET에 PWM CH1N은 오히려 상부와 대칭적으로 주면 안되고 필요할 때 On/Off 주는 것이 안전한 것 아닌가요?지금처럼 대칭으로 PWM을 주면 상부 하부 전부 PWM을 주는 구조가 되는 것이어서 앞서 설명하는 상부 FET만 PWM 주는 구조와는 맞지 않는 것 같습니다.

안녕하세요 삼코치님, Artwork 작업 중궁금한 점이 생겨 질문 남깁니다. 현재 강의의 회로에서 PHY CHIP 먼저 Routing을 하고 있었고 Design rule도 체크할 겸 DRC를 하는 와중에 해결이 안되는 부분이 있어 확인 요청 드립니다. Bottom layer에서 GND의 VIA를 연결했는데, 연결이 되어 있지 않다고 오류가 발생했습니다.VIA 자체에는 Full layer가 routing 되어있어서 큰 문제는 없을 거 같은데, 현재 power plane의 via에만 해당 DRC 오류가 발생하여, 과제 진행에 어려움을 겪고 있습니다. 확인해주시면 감사하겠습니다. 

안녕하세요 삼코치님최종 schematic 완성하여 ERC 진행 후 문의 사항이 생겨 질문 남깁니다. 해당 Error 사항을 waive해도 되는지 궁금해서 자료 첨부드립니다. 현재 Error 내용에서 가리키는 소자들은 모두 symbol을 불러와서 rounting까지 마친 상태입니다.감사합니다.

안녕하세요. 디버거 실습 강의 중 궁금한점이 생겨 질문드립니다.Port 라우팅을 진행할때, 각 포트들이 데이터 시트의 PIN Configuration 기준으로 포트 연결을 한다고 하셨습니다.JTAG/SWD는 PIN Configuration에 나온대로 연결된 것으로 보이는데, 하기 이미지와 같이 메인 컨트롤러 F407과 연결되는 포트들은 PB12~14로 지정하셨던데, 데이터 시트에는 관련된 내용이 보이지 않아서요.그냥 I/O Port 아무거나 사용해도 무방해서 아무 Port나 F407과 통신하는 포트로 지정하여 연결하신 걸까요?아니라면 PB12, 14는 F407과 디버거 간의 JTAG 연결, PB13은 F407 리셋 포트로 지정하신 이유가 궁금합니다. 

Kicad 실습 중에 ERC 진행 시 질문있어 글 남깁니다우선, Debugger 설계까지 완료 후 강의에서 나온거 같이 ERC 체크를 진행하였습니다.강의에 나온거 Warning / Error 이외에 다음과 같은 Warning 문구들이 떠서 문의드립니다.사용한 캐패시터나 IC 칩들이 현재 Configuration이 Footprint library를 포함하고 있지 않다고 하면서 Warning이 뜨는데, 해결방법이 있을까요? 제가 library를 잘못 다운 및 설정한 건지 문의드립니다.Warning이라 추후 실습 및 시뮬레이션할때 문제 되지 않을거라고 예상되는데 문제 될지도 궁금합니다. 

교재를 따라가는데 도움될 수 있도록 Nucleo를 장만하려 하는데요, 기본인 NUCLEO-F767ZI 구매해서 사용해도 될까요?

왜 공진주파수기준 왼쪽으로 노이즈 주파수가 설정되도록 커패시터를 사용하나요? 공진주파수 주변이라면 임피던스가 낮으니, 공진주파수를 조금 넘어가더라도 bypass의 역할을 할 수 있는것 아닌가가요?

녹화가 끊긴것일까요 ? 아니면 제가 어디서 놓친것일까요 ?

고급과정은 어떻게 진행 하실 예정인지 궁금합니다.

보시면, GND에 인접한 wire를 클릭했는데, from netclass가 +3V3으로 나옵니다.. 어떻게 해야 해결할 수 있을까요??

안녕하세요 삼코치님 강의 내용 중 궁금한 점이 생겨서 질문 남깁니다. 강의 12분 40초부터 참조하게 되면 VP 전압을 GND로 잡아주게 되는 것을 볼 수 있습니다. DataSheet상 VP 전압은 Speaker amp의 power라인으로 기재되어있으며, 1.6~5.25V를 권장하고 있습니다. 전원 라인의 설계 의도가 Datasheet에서 차이가 나는지 궁금해서 질문과 Datasheet 참고자료 첨부드립니다.<Diagram><Power guide> 감사합니다.

안녕하세요 삼코치 님, 강의 관련해서 질문이 생겨서 질문 남깁니다. 강의 자료, Power Supply, Bulk cap 선정 방법 자료에서 3. Bulk Capacitor와 Power Supply의 상호보완 ① PSU 출력단 + Bulk Cap 설명에서 궁금한 점이 생겼습니다.대용량 전해 캐패시터는 저주파 리플을, 상대적으로 작은 용량의 MLCC 캐패시터는 고주파 리플을 담당한다고 말씀주셨습니다.그에 관련해서 두 가지로 생각을 했습니다.1. 두 캐패시터 모두 병렬로 연결되어 있기 때문에 하나의 등가 캐패시턴스로 보여 MLCC의 캐패시터 용량이 보이지 않을 것입니다. 그래서 저주파 보다는 고주파 리플만 잡을 것으로 보입니다.2. 이번에는 위와 같은 등가 회로로 생각해보는 것입니다. (해석에 맞춰서 등가 회로를 구성했습니다.) 각각의 저항은 PCB 배선 라인에서 보여지는 기생 저항으로 각 노드별로 RC Network가 형성되어 있습니다. 따라서 첫 번째 노드는 두 번째 노드에 비해 상대적으로 더 낮은 Frequency에서 cut-off 하기 때문에 저주파 리플 담당이라고 하는 것이고, 두 번째 노드는 더 높은 Frequency에서 cutt-off 하기 때문에 고주파 리플 담당이라고 보는 것 같습니다. 결론적으로 Midbandwidth를 같게 되는 회로 구성이라고 해석됩니다. (2. 서로 다른 구간의 캐패시터 배치 내용과 동일합니다) 그래서 결론적으로는 2번 째 해석으로 가져가면 되는 건지, 2 번째 해석이 맞다면 해당 강의 자료 1. PSU 출력단 + Bulk Cap과 2. 서로 다른 구간의 캐패시터 배치는 어떤 내용의 차이가 있는지 궁금합니다. (강의 동영상 11분 58초 부터 참고해주시면 될 것 같습니다.) 긴 질문 읽어주셔서 감사합니다.

안녕하세요 강의 듣던 중 16강에서 Rb에 대한 저항을 구하는 식에서 0.005A가 오타인지 문의 드립니다. 0.05A가 맞는 답인가요?

안녕하세요 삼코치님, Debugging pin 설계 관련해서 질문드립니다. F103은 현재 회로에서의 역할이 F407을 실시간 디버깅을 하는 것으로 알고 있습니다. 또한 강의를 참고했을 때, F103의 PIN(GPIO라고 생각하신걸로 추정)에서 F407의 JTAG PIN으로 Routing 한 걸로 이해했습니다. 이해한 거를 바탕으로 아래와 같은 의문이 생겼습니다.1. F103에서는 PB14/12 왜 둘 다 TMS로 배치를 하는지? (DS의 Main function이 여러 개이며 JTAG 관련 Function 없음을 확인했습니다.)2. F103에서 F407로 연결 되는 핀에는 TMS, TCLK,TRST는 있는데 TDI/TDO가 없는데 이런 경우는 데이터 통신이 안되는 거 같습니다. 긴 글 읽어주셔서 감사합니다.