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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
explorer.exe오류
안녕하세요 🙂[1. 질문 챕터] : 1장 8분2초[2. 질문 내용] : explorer.exe를 실행하면 -bash: /mnt/c/WINDOWS/explorer.exe: cannot execute binary file: Exec format error 이런 에러만 나옵니다 빨리 공부하고싶은데 한단계 나아갈때마다 에러가 나오네요 ㅠㅠ [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
mobaxterm설치오류
안녕하세요 🙂[1. 질문 챕터] : 3분38초[2. 질문 내용] : mobaxtrem설치를 영상을 보고 그대로 따라했는데 계속 설치오류가 뜨네요 ][3. 시도했던 내용, 그렇게 생각하는 이유] : ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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해결됨[2주 합성 실습 챌린지 2기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기
현재 직장인이라서 시간이 너무 없습니다.
너무 바빠서 하루 딱 접속했습니다. design compiler를 더 써보고 싶은데 기간 연장이 가능할까요? 아니면 언제 또 챌린지를 여시나요? 회사에서도 물론 디자인 컴파일러를 쓸수있는데 예제 파일이 없어서 혼자 공부 하기가 어려워서 이 강의를 통해 꼭 공부하고 싶습니다.
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미해결설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
vivado 설치
안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) vivado설치 과정에서 개인정보 적는 칸에 학생에 관련된 내용을 적고 했는데 2일동안 계속 안되는 것 같아서 다운로드를 못 받고있는 상태입니다 혹시 가능하시다면 25.1버전의 설치 파일 공유 가능할까요...? kimjw033160@gmail.com 입니다 죄송합니다...
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해결됨디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
프로그램 종류
안녕하세요 제가이미 학교에서 디지털시스템과목으로 비바도 프로그램을쓰고있는데 이 프로그램으로 계속 강의를 진행해도 문제가없을까요??
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미해결설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
22장 vaild/ready
22장 4m쯤 Module 부분입니다. s_ready를 보면m_valid =0이거나m_ready = 1이면s_ready가 1이 되도록 되어있습니다. m_ready가 1일때만을 가지고 s_ready의 값을 결정할 수 있다고 생각했는데m_ready = 0 & m_valid = 0 인 경우때문인건가요?이 경우도 유효한 data 값을 가지고 있지 않지만 master가 준비가 되어있지 않기 때문에s_ready 값을 1로 올리면 안되지않나요?
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미해결설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
LV1-21 Edge Detector 구현 방법 질문
안녕하세요 ETA님 바쁘신데 고생 많으십니다.L1-P21 Edge detector 문제를 실제 테스트 처럼 푸는 과정에서, xor 개념을 생각 하지 못하여 아래 코드처럼 카운터로 구현하여 edge를 detect하여 debouncing 현상도 문제 없이 처리 가능합니다. 모법 답안이 올바른 설계 방향이라는 것을 알고 있지만, 해당 방법에 대해서는 어떻게 생각하시는지 궁금합니다. `timescale 1ns / 1ps module rising_edge_detector ( input wire clk, input wire signal, output reg edge_detected ); //TODO reg [2:0] count; always @(posedge clk) begin if(signal) begin count <= count + 1'b1; end else begin count <= 3'd0; end end wire detect; assign detect = (count == 3'd1) ? 1'b1 : 1'b0; always @(*) begin if(detect) begin edge_detected = 1'b1; end else begin edge_detected = 1'b0; end end // @ETA //reg signal_prev; // //always @(posedge clk) begin // signal_prev <= signal; // edge_detected <= signal && !signal_prev; //end endmodule 감사합니다.안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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미해결설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
학교에서 사용하는 툴
제가 현재 대학생인데 방학을 하여서 이 수업을 듣게 되었습니다. 제가 학교를 다니는 동안에 리눅스 수업과 베릴로그 수업을 전공으로 들었는데 학교에서 mobaxterm앱을 설치를 하여서 사용하였고 또 ModelSim앱을 설치하여서 사용하였습니다. 학교에서 mobaxterm앱을 사용할 때 학교 서버계정을 주셨는데 이제 닫혀서 사용하지 못하는 상황이고 또한 Visual Studio Code를 사용하고 있습니다. 이것들을 전부 노트북으로 하고 있는데 그냥 학교에서 하던 것을 그냥 사용하면 되는건가요? 아니면 영상에서 알려주신 것을 설치하여서 따로 사용해야 되는지 궁금해서 이렇게 여쭤보게 되었습니다. 제가 데스크탑에 설치를 하려고 합니다.
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미해결설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
[L1-P16 clog2 with memory] clog2 function 질문
안녕하세요 ETA님 추운 날씨 고생 많으십니다. clog2 function과 관련하여, 질문 사항이 있습니다. 문제 풀 당시 모범 답안과 다르게, function 안에서 DEPTH에 따라 나누어 출력(clog2) 값을 뽑아 내도록 설계 했습니다. function integer clog2(input DEPTH); begin if(DEPTH == 1) begin clog2 = 0; end else if(DEPTH >= 2 && DEPTH < 4) begin clog2 = 1; end end endfunction 위와 같이 설계한 결과, 아래 사진과 같이 write하지 않은 address에 대해 read할 경우 address = 5번지에 쓴 값이 읽히게 됩니다. 이에 대해 가이드 주시면 감사하겠습니다. (모범 답안이 올바른 설계 방법인 것을 알지만, 현재 저의 설계의 잘못점을 찾고 싶습니다.) 안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
./build시, waveform 'divide color' 사용
안녕하세요 강의와 직접적으로 관련된 질문은 아니고tool관련한 질문입니다. HDL 20장 강의(12m)에서 설계독학맛비님같이, waveform의 object들을 divide color를 이용해서 구분짓고 싶은데이상하게 버튼이 막혀져 있어 질문 남깁니다. 따로 ./build를 통해 waveform을 볼때는 divide color를 사용할 수 없나요?
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
Latch와 관련하여 (Time borrowing, Latch-based design)
안녕하세요 🙂강의 내용 중 case 구문에서 defualt 관련하여 말씀하시며latch를 언급하신 적이 있었습니다. 이전에는 단순히 latch 생성을 피해야 하는 이유로 비용만 생각을 했었는데,강의를 듣고 더 찾아보니 타이밍 분석이 가장 큰 원인임을 알게 되었습니다. latch로 인해 타이밍 분석이 어려워지는 것을 Time borrowing이라고 부른다는 것을 알게 되었고, 관련하여 더 찾아보았는데 오히려 time borrowing기법을 도입하기 위해 일부러 latch를 사용하는 경우도 있는 것을 알게 되었습니다. ("Latch-based Design") 실제 현장에서 정말로 Latch-based Design을 사용하곤 하는지 궁금하여 질문 남깁니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
output, reg 선언
안녕하세요 🙂설계독학맛비님이 작성하신 코드를 보니,output같은 경우에module에서 선언하실 때는 output o_dout; 처럼 하시고따로 reg dout; 을 선언하신 뒤에(코드상에서 o_dout과 dout값이 같다고 가정)assign o_dout = dout;으로 작성을 하셨더라구요 이는 가독성때문인지 혹은 그냥 맛비님의 스타일인 것인지,아니면 다른 이유가 있어서 다음과 같이 작성하신건지 궁금합니다. 강의를 듣기 전에 제가 설계를 진행하였을 때는처음부터 output reg d_out; 했어서 이런 질문을 드립니다.또 module input, output을 작성할 때 어떤 output이 reg type인지 몰라서 그렇다면이후에 reg로 선언할 때도 dout이 아닌 원래 output인 o_dout을 이용해서reg o_dout; 처럼 작성해도 되지않나 싶어서요 ! 의미없는 질문인 것같지만 갑자기 궁금증이 생겨 이렇게 질문 남깁니다 ..ㅎㅎㅎ 감사합니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
clean 명령어가 안되는데, 따로 저장해줘야 하는지 궁금합니다.
안녕하세요 🙂[1. 질문 챕터] : chapter 1(환경 알아보기)예제 마지막 부분입니다.[2. 질문 내용] : build는 바로 안되어서 chmod +x build 간신히 했는데, clean 은 명령어 정확히 적어도 안되고, chmod 로 하면 찾을 수가 없다 그래서 type 명령어 써서 봤더니 역시나 clean 이란 명령어가 없다고 나오네요. [3. 시도했던 내용, 그렇게 생각하는 이유] : 폴더도 맞고 명령어도 슬래시랑 점 다 제대로 찍었는데 안되는건, 혹시 clean 이란 명령어를 bashrc 에 따로 적어줘야 하는건지 궁금해요. mobaxterm 에 ubuntu 는 22.04 쓰고 있습니다.
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미해결설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
fsm 설계 방식에 대한 질문
L0 - P11번 문제의 FSM설계에 대한 의문점이 있습니다. (강의 10분 20초)맛비님이나 강의처럼 항상 reg로 현재의 state와다음 state인 n_state를 선언하시고,이후에 매 clk마다 state <= n_state; 이런식으로 state를 두 번 정의하시는데 이러는 방식에 이유가 있을까요? 제가 다음과 같이 풀어서 문제를 맞추었는데 이러면 안되는 이유가 있다면 그것도 궁금합니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
gvim
안녕하세요 🙂 verilog HDL 시즌2로 처음 설계독학맛비님의 수업을 듣게 된 학생입니다.다름이 아니라 10분쯤에 파일을 열기 위해 사용하신 gvim을 따라 사용하니 맛비님과 다른 화면이 나와 질문글을 남깁니다. 첫번째론 gvim을 찾을 수 없다고 나와 이어서 나온 설명대로 3가지를 install한 후 다시 실행하자 화면이 다른 것을 알게 되었고 그제서야 보니 맛비님은 gvim, 저는 neovim으로 되어있는 것을 보았습니다. 큰 문제는 아니나, 제 화면에서는 코드 확인과 수정 정도만 가능하지만 맛비님의 화면에서는 file부터 edit, tools, window 등 다양한 버튼이 있어 가능하면 똑같은 GVIM을 사용하고 싶은데 어떻게 하면 되는지 알려주시면 감사하겠습니다. [1. 질문 챕터] : HDL 22장 10분쯤[2. 질문 내용] : gvim 관련하여[3. 시도했던 내용, 그렇게 생각하는 이유]아래의 화면과 같이 sudo pat install neovim-qt , vim-gik3, vim-motif을 실행 ㄴ
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해결됨회로설계 입문자를 위한 디지털, 아날로그 설계와 실무 Project
Active load differential amp 질문
안녕하세요 삼코치님.다름이 아니라 CMRR을 시뮬레이션 하는 과정에서 다음과 같이 동영상과는 Phase가 사뭇 다르게 나와서 질문드립니다. DC operation은 모두 saturation에 있는 것 같습니다.bias current잡는 밑의 두 트랜지스터만 L1u W4u로 하고 나머지는 L과 W모두 1u로 했습니다. 그리고 Vcm과 Vdm을 각각 따로 보면 저렇게 보이고 이걸 나누면 저렇게 되는데,magnitude는 동일한데 phase가 다르게 나옵니다. GPT한테 물어보면 phase는 별로 중요하지 않다고 나오는데 CMRR에서 phase는 별로 중요하지 않은 값이고 저렇게 나온 것도 정상적인 건지 여쭤보고 싶습니다.또 CMRR을 구할 때 ADM/ACM으로 구하는데 gain이 아닌 voltage값으로 구해도 동일한 건지 여쭙고 싶습니다.(생각해봤을 땐 Vinp랑 Vinn을 예를 들어 AC 1/-1이 아닌 1/0으로 해서 Vout을 Gain으로 하려고 한 게 아닌가 싶습니다)Slew Rate도 다음과 같이 굉장히 가파르게 나오는데 이렇게 나와도 되는 건가요? ㅜㅜ 안좋은건지 여쭙고 싶습니다. 4. 또한 추가적으로 ICMR은 시뮬레이션을 안하는지도 궁금합니다.강의를 이렇게 올려주셔서 잘 듣고 있습니다. 항상 감사드립니다.
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해결됨디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
안녕하세요 강의 도중 궁금한 점 있어서 질문드립니다!
강의 도중에 간단히 NAND나 NOT에 대한 질문이 나올 수 있다고 하셨는데, 모든 논리회로의 기초가 되는 NAND정도는 그리겠지만 디코더나 카운터 같은 복잡한 회로도 논리기호로 바로 표현하거나 CMOS로 그릴 줄 아는 수준까지 외워야될까요? 그리고 약간 이상한 질문일 수도 있겠지만, 취업을 위해서 베릴로그 코딩 구현 능력이 얼마나 있어야 되는지도 궁금합니다. 구현 능력이라 함은 면접에서 종이 한장을 주고 여기서 당장 4비트 FA에 대한 코드를 적어봐라, 라고 시킬 수도 있을까요?설계를 할 때 처럼 전체적인 스켈레톤 코드나 의사코드를 작성하고나서 세세한 것은 AI나 서치를 이용해서 한다면 쉽겠지만 이게 아예 백지상태에서 엄밀한 코드를 작성하는 것은 쉽지 않으니까요...쉽게 말하자면 소프트웨어 분야에서 취업할때 코딩테스트 보는것마냥 면접을 진행하는지 궁금합니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 설치 관련 질문 드립니다.
안녕하세요 다운이 home/matbi/tools 에 설치가 되지 않고, home/tools 라는 폴더에 설치가 되고 있습니다. 이 경우는 어떻게 대처를 해야 하나요
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해결됨디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
수강기간 변경관련
Q&A들을 보다보니 기존 수강자들도 수강기간을 무제한으로 변경 가능하다는 내용이 있어 수강기간 무제한으로 변경 요청드리고 싶습니다.
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해결됨[2주 합성 실습 챌린지 1기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기
라이센스 문제 관련 문의
안녕하세요 2주 합성 실습 챌린지 1기 수강생입니다.제가 실습을 진행하려고 하니 다음과 같이 라이센스 문제가 발생했습니다.혹시 해결해주실 수 있나요?