=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================SoC on-chip-interconnect bus는 시스템 전체 퍼포먼스에 큰 영향을 주며, 이를 설계/검증하는 것은 매우 어려운 일이라고 하셨습니다.AXI 인터페이스는 정해진 규약대로 설계됩니다. interconnect bus만 따로 설계하는 전문가가 있다면, 그들이 추가적으로 최적화하고 설계하는 부분은 어떤게 있는지 keyword를 알 수 있을까요?고민해본 바로는 SoC내엔 수많은 IP가 있고, 그것은 제품마다 다르기 때문에 각 상황에 어떤 IF를 사용하고, 파라미터들을 어떻게 설정하고, 각 IP들을 어떻게 배치할지 결정하는 것. 이런 것들이 있을 것 같습니다.감사합니다.

안녕하세요. 수업 진행을 위하여 Vivado 설치가 완료된 것을 확인한 후에 올려주신 예제 파일 을 build를 하려고 하였으나 아래와 같은 Error가 발생하여 동작되지 않아 문의 올립니다. 빨리 문제 해결하여 강의를 듣고 싶은데 쉽지 않네요 ㅠㅠ 어떤 문제인 지 확인해 주실 수 있으실까요?

The value specified in the configuration file for EnableDiskUsageOptimization (null) is not valid.라고 계속 에러가 뜹니다. 어떻게 해야할까요?=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================20장 강의를 듣다 마지막 o_read 신호를 플립플롭에 넣어서 1cycle delay하신다고 설명하셨습니다.그것은 이해했는데 reset_n신호가 들어오면 1cycle delay 없이 바로 r_valid가 0으로 초기화되는 이유는 무엇인가요?? 여기서도 105번줄에서 i_run신호가 들어오면 num_cnt가 1 cycel delay 없이 바로 100이 되는 반면,107번 줄에서는 o_done 신호가 들어오면 1cycle delay후에 num_cnt가 0으로 초기화되는 것을 확인했습니다.왜 그런 것인지 알수 있을까요 선생님??           

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요 맛비님, counter 설계 강의를 듣다가 문득 궁금한 점이 들어 질문 드립니다. 강의에서 ./build를 통해 돌려서 나온 Simulation은 gate들의 delay가 반영되지 않고 오직 기능만을 확인할 수 있는 Functional Simulation이라고 알고 있습니다. 그렇다면 제가 gate들의 delay가 반영된 Timing Simulation을 보고 싶으면 합성을 진행한 후에 post synthesis simulation을 누르면 되나요?FPGA보드가 없어도 제가 예를 들어 counter에 대한 verilog코드를 짜서 합성만 진행한다면 post synthesis simulation을 눌러서 counter내부의 gate들의 delay가 반영된 Timing Simulation을 확인할 수 있는지 궁금합니다!

 안녕하세요 맛비님.다른 프로젝트에서 gui모드로 protocol instance를 웨이브폼에 추가 해보려고하는데. protocol instance를 못찾는 것 같아요. 빌드파일에는 따로 옵션을 넣어주셨던데.. gui에서는 따로 설정하는 법이 있나요?

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================해당 강의 5:57초 와 같은 화면을 생성하려면 어떻게 해야하나요? 예를 들어 cd chapter_1 을 하고나면 vi로 열 수 있는 파일이 tb_clock_generator인데, 이 것을 열면 이미 모든 정답 코드가 작성되어있어서요.전 직접 작성해보고싶은데, 5:57과 같이 기본적인 Verilog 포맷(////와 함께 timescale이 입력되어있는 상황)을 시작하는 방법이 뭔가요?또한 꼭 verilog포맷이 아니더라도 그냥 아무때나 빨리 새로운 메모장을 열고싶을 때의 단축키도 궁금합니다 감사합니다.

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 질문드리는 강의부분은 HDL5장 DFF, Reset실습입니다d_ff_test 코드에서 module port선언 중에 output 0_value_blahblah 등을 선언합니다.module port선언 이후에 reg를 선언합니다.로직 상으로는 조건에 따라 특정 reg에 값을 저장하고, 최종적으로 마지막에 assign통해 reg 저장 값을 output value로 만들겠다. 이렇게 되어있는데요. 어떤 코드들은 그냥 module port 선언할 때output reg ~~~ 이런 식으로 작성하는 경우도 많이 보았습니다. 두 경우는 코드 직관성의 차이인가요?아니면 기능상으로, functional하게 다른점이 있을까요?

zynq DDR 컨트롤러 특성상 burst length 는 16개, burst size 는 8바이트가 최대네요. BASE_ADDR 는 최소 1MB 이후가 안전해 보이네요. (0x100000 ~ 0x3fffffff) zynq User Guide 에서 캡쳐한 것입니다. 

데스크탑에 Vivado 2020.2가 깔려있고, 그 동안 계속 사용해왔습니다.첫 동영상처럼 2~3시간 과정을 거쳐 재설치를 해야할까요?그래야한다면 그럴만한 이유가 무엇인지 궁금합니다. 물론 시간이많으면 군말없이 해보겠지만 제가 시간이 여유치 않은 상황이라서요..! 시간적 여유가 없다면 기존 사용환경에서 진행해도 해당 강좌 수강하는 데에 차질 없을지 궁금합니다.감사합니다.

안녕하세요 맛비님, 좋은 강의 잘 들었습니다. 다름이 아니라, 실습 파일 chapter 10 --> testbench에 있는control_matbi_dma_ip_vip.svcontrol_matbi_dma_ip_vip_pkg.sv2개의 .sv 파일을 Vivado 상에서 생성할 수 있는지 아니면 직접 손코딩으로 설계한 것인지 여쭤보고 싶습니다. 감사합니다

AXI4 에서는 Lock 비트수가 '1' 인데, 설계에서 2 비트수를 유지하는 것은 VIP 와의 연결을 위해서인가요?clog2 자체가 해당 인자에 대한 필요 비트수를 출력하니 '+1' 보정은 없어도 될 것 같습니다.

'8' 보다는 '9' 로 고정해 두는 게 좋아 보입니다. localparam NUM_MAX_BURST = 256; 케이스를 위해서요.관련된 r_ARLEN_ar 은 고정된 8비트 포트에 연결되니 reg [7:0] 으로 고정하고요. '8' 인 상태에서 256 burst length 로 테스트하더라도 정상 동작한 것은 아니지만 error는 발생하지 않습니다. r_ARLEN_ar 값이 '-1', 즉 0xff 가 되어 같은 효과를 냈고, r_hs 의 total count 에 도달해 종료되고, 테스트 벤치에서의 값 비교도 바이트 0~0xff 반복 비교라 통과됩니다. (src, dest 위치 매핑은 틀어졌어도) r_num_total_stream_hs 의 경우 [31-NUM_SAMPLE_IN_AXI_DATA:0] 로 할 경우 AxSize 가 128 까지 가능한데다, AxSize 에 따라 RDMA total bytes 설정 범위가 영향 받는 것 보다는 [31-AXI_DATA_SHIFT:0] 으로 하는 게 나아 보입니다. (관련된 *_cnt 들 포함)  

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================시뮬레이션을 돌리고 clock diagram을 보고 공부를 하다보니 의문점이 생겨 질문드립니다..!테스트벤치에서 처음 입력을 넣어줄 때, 즉 130ns일 때, i_valid와 i_value를 동시에 넣어주는 것으로 이해를 했습니다. i_valid는 바로 130ns에서 입력이 1로 나오는데 i_value는 10ns 후인 140ns부터 입력이 들어가더라구요.. 왜 이렇게 되는지 혹시 강의에서 잠깐 언급하신 delay와 관련이 있는 것인지 궁금합니다i_valid와 i_value를 넣어주면 3개의 flip_flop이 있으므로 입력이 들어간 후 한 cycle, 두 cycle, 그리고 3cycle이 시작될 때 출력으로 나온다고 강의에서 이해했습니다. 여기서는 한 cycle이 10ns입니다. 그러면 i_valid와 o_valid를 보았을 때, 130ns에서 i_valid가 들어가면 세 번째 cycle이 시작되는 150ns에서 o_valid가 나오기 시작할 것이라 생각했는데 155ns부터 출력이 나오는데 혹시 왜 이런 것일까요??             

안녕하세요 맛비님, 처음 설치하는데 99%에서 여러가지 오류가 한번에 warn 형식으로 떠서 일단 전부 다 다시해보고 싶어서 우분투 삭제, WSL 삭제후 다시해보려 했습니다. 그런데 다시 다운로드 받으니 MobaXterm에 아예 뜨지도 않습니다.또한 우분투에서는 바로 root 계정으로 들어가 지더라구요. 사용자 계정이아니라.완전히 다시 시작하고 싶습니다. 이것저것 하나씩 오류가 생기는 것 같아 완전히 다시 전부 새로 시작할수는 없나요..?너무 계속 막히니까 여기서 어떻게 해야될지 모르겠어서 질문드립니다.감사합니다.

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요 맛비님설치영상을 따라하다가 중간에 막혀서 질문드립니다 sudo apt upgrade -y 과정에서 이런저런 워닝이 몇번 떴는데 강의영상에서도 워닝은 몇번 나오길래 그런가보다 하고 넘겼습니다step 2 마지막에 config를 install하는 과정에서 인스톨 99% done이 뜨고 난 후 INFO랑 WARN이 쭉 반복해서 뜨다가 다른 질문 내용처럼 install success가 나오는게 아니라 타임아웃 뜨고 난 후 멈추네요...

안녕하세요, 맛비님. 강의 잘 보고 있습니다. 다름이 아니라, " Verilog HDL [HDL 1장] Testbench 에서 Clock 생성하기 " 강의에서 git 실습파일 clone에 실패해서 문의 드립니다. 강의 대로 git clone https://github.com/matbi86/sulgyedokhak.git 를 입력하니 첨부파일과 같은 결과가 나옵니다. 설치 완료가 시작 단계의 끝인 줄 알았는데 아직 한 단계 남았었네요 ^^ 답변 부탁드립니다.

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요. 맛비님처럼 되고 싶은 학생입니다.다름이 아니라, s_valid가 1일 때 s_data가 유효한 것으로 알고 있는데, m_data와 m_valid를 보았을 때, slave 쪽 데이터와 상이한 것 같습니다.s_valid가 1일 때, s_data는 0, XXX, XXX 이런식으로 나아가는데 m_valid가 1일 때, m_data는 0, 0, XXX, XXX로 나아가서 문의드립니다. 강의에서 diff 명령을 통해 같다는 것을 검증하였는데, 단지 툴오류인 것일까요?일전에 저도 testbench에서 원하는 시점에 valid신호 및 data가 나오지 않아서 당황스러웠던 경험이 있었습니다. 그것과 동일한 것인지요?

맛비님 안녕하세요. 리눅스 root 비밀번호를 까먹었는데 어떻게 해결할 수 있을까요? 도무지 생각이 안납니다...

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요! 살이되고 피가 되는 강의 정말 잘 보고 있습니다~ 제가 프로젝트를 하다가 맛비님처럼 안되는 부분이 있어 이를 공유하기 위해 이렇게 커뮤니티에 글을 쓰게 되었습니다.우선 저는 Vivado 20.2를 사용하고 있습니다.오류는 Block Design을 Zynq와 Run Connection Automation할 때 발생했습니다.Tcl Console에 찍힌 오류는 다음과 같습니다.ERROR: [BD 41-2168] Errors found in procedure apply_rule:여기서 저는 다시 Run Connetion Automation을 누른 후 아래와 같이 Clock source for driving Bridge IP와 Clock source for Slave interface를 Auto(?)에서 직접 PS와 연결 하였습니다. (아래사진 참고)이후에는 문제 없이 프로젝트를 진행할 수 있었습니다.두번째로 synthesis와 implementation option window 같은 경우에는 강의에서 보이는 Window를 찾을 수 없어서(아마 Generate Bitstream을 해야 나오는 것 같습니다.??) Setting에서 바꿔주었습니다.강의를 들으시는 분들 모두 잘 해결하시겠지만, 혹시나 하는 마음에 공유해봅니다!감사합니다😊