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해결됨
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
테스트 벤치 작성할 때 time scale`를 작성하지 않아도 되는건가요? 작성하지 않을 경우 자동으로 #5같은경우는 5ns로 처리되는건지 궁금합니다.
해결됨
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
SRAM에 대한 내용에서 SRAM의 write 동작은 다음 cycle에 메모리에 값이 저장되고, read 동작은 다음 cycle이 아닌 해당 cycle에서 바로 읽어온다고 배웠던 것 같은데, SRAM 기본 모델링 코드로 시뮬레이션을 돌렸을 때 read 동작에서 다음 cycle에 dout에 값이 읽히는 걸 볼 수 있었습니다. cs==1 이면 dout에 '다음 cycle'에 값이 뜨는데, 이 동작은 SRAM 이론시간에 배웠던 "read 동작은 해당 사이클에 바로 읽을 수 있다"라는 내용과 다른 점이 무엇인지 궁금합니다. (물론 코드 상으로는 dout<= mem[ad] 로 작성했기때문에 당연히 그 다음 posedge clk에 값이 업데이트되는게 맞지만, SRAM 이론을 배울 때 들은 내용과 헷갈려서 질문 드립니다.)
해결됨
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
CHAPTER4의 Gate logic 내용에서 XOR 게이트를 설명하실 때 gate로 표현한 논리회로에서는 worst path를 보면 cap이 더 많이 발생하여 speed도 늦고, power소모도 커진다고 하셨고 pmos와 nmos로 나타낸 회로처럼 설계하면 speed, power, area, cost 에서 더 좋은 결과를 낼 수 있다고 하셨는데 이 두 회로의 차이가 무엇인가요? 결국 둘 다 XOR을 나타내는 회로인 것 같은데 무슨 차이가 있는지 궁금합니다.
해결됨
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
CHAPTER4 의 Gate logic 내용에서 AND게이트가 NAND, NOT을 붙여 6개의 게이트를 쓰게 되고, OR게이트는 OR+NOT게이트를 붙여 6개의 게이트를 쓰게 된다고 말씀하셨습니다. 여기서 6개의 게이트를 쓴다는 것이, MOSFET을 6개 사용한다는 뜻인가요? 만약 그렇다면 MOSFET을 게이트라고 부르는 이유가 궁금합니다.
해결됨
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요 맛비님! 설계독학 디스코드 커뮤니티 가입했고 멤버십 신청드렸는데 누락된 것 같아서 확인 부탁드리려고 글 작성합니다! verilog1 에 이어서 fpga 1 강의 수강중입니다. 인프런 가입 email info@tobscom.com 커뮤니티 아이디 김밥/디지털회로/엔지니어 입니다 ㅎ 확인해주시면 감사하겠습니다. 추가로 개인적인 질문 및 고민이 있어 글을 남기게 되었습니다. 회사에서 클럭 사용 – 클럭 버퍼가 필요한가 보기 UART, 이더넷, 시리얼 인터페이스, SPI 사용하기 (핀맵과 관련 있는 지, IP 생성이 되는 것이고 가져다가 쓸 수 있는 지? AXI 버스 사용하기 CPU에 인터럽트 걸고, 주기적으로 프린트 하기 SPI 로직 만들고 사용하기 FPGA 핀맵 보기 : xilinx 회사 개발 모뎀에서 핀들을 어떻게 사용하고 있나? 레지스터 맵 이용하기 [회사 통신 모뎀 작성하기] 입력 데시메이션 필터 출력 인터폴레이션 필터 동기 잡기 레이트 맞추기 복조하기 복호하기 엔코딩하기 변조하기 램 사용하기 [상위 CPU 사용하기 - 인터페이스 연결 필요] 인터럽트 걸기 AXI 버스 사용하기 이더넷 연결하기 레지스터 읽고 쓰기 UART 읽기, 쓰기 SPI 쓰고 읽기. 제공하는 것 쓰기 마브링크 깃허브에서 가져와서 사용하기 와 같은 직무 수행을 할 예정입니다. 현재 vitis 에 있는 c 코드는 맛비님께서 제공해주신 코드로 진행 중인데 업무를 본격적으로 맡게 되면 제공해주신 코드 레벨 혹은 그 이상 까지 수행 가능해야 할지 궁금합니다. 추가로,, verilog season1 에 이어서 FPGA1 강의 수강중이며, verilog season 2 도 수강 예정인데 위의 내용 중에 맛비님 강의 외에 제가 스스로 커버해야 하는 부분이 어떤 부분일지 알려주시면 정말 감사하겠습니다! 저는 uart 외에 이더넷, i2c, ethernet 과 같이 강의에서 다루지 않은 부분들은 따로 공부해야 한다고 생각하고 있었습니다. 맛비님 의견은 어떤지 궁금해서 여쭤봅니다!
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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 Verilog Season1 [HDL 20장] 실습 코드에서 true_dpbram 모듈의 input으로 reset_n 신호를 따로 넣어주지 않았는데 BRAM 메모리 값을 초기화할 필요가 없어서 reset_n 신호를 넣지 않으신 건지 궁금합니다!
해결됨
[임베디드 입문용] 임베디드 개발은 실제로 이렇게 해요.
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 자주 묻는 질문에 혹시 답이 있을 수 있어요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. oled 실습 중 발생한 처음 보는 에러인데 어떻게 해결 할 수 있을까요
해결됨
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요, 맛비님! zybo z7 10보드 vivado, vitis 2022.2 버전 사용중입니다. https://www.inflearn.com/community/questions/1229856/ip-%EC%83%9D%EC%84%B1%EC%8B%9C-%EC%96%B4%EB%93%9C%EB%A0%88%EC%8A%A4%EA%B0%80-%EB%8B%A4%EB%A6%85%EB%8B%88%EB%8B%A4 해당 수강생님과 같은 문제가 발생했지만 일단 강의를 끝까지 따라가보았습니다. write 과정 read 과정 이렇게 read & write 과정 모두 잘 진행되고 보드 led 점등도 설정한 속도대로 잘 동작합니다. 다음과 같이 다른 주소값, 범위가 할당되는 것은 문제가 되지 않을까요?? lab10 에서도 같은 문제 발생합니다. 터미널에서 수행은 문제없이 잘됩니다.
미해결
FreeRTOS 프로그래밍
안녕하세요 이번에 FreeRTOS를 공부하려고 합니다. 현재 보드명 : STM32H735IG / STM32H735-DK를 사용하여 FreeRTOS강의를 수강하려고 합니다. 이에 대해 강의의 코드를 참고하여 실습하는 것에 대해 문제가 없는지 문의드립니다.
해결됨
[임베디드 입문용] 임베디드 개발은 실제로 이렇게 해요.
스위치 인터럽트로 xshell에 push 문구를 띄울 때 헤더 파일을 쓰지 않고 전역 변수 cahr g_f_sw_up = 0; 선언으로 할 수 있을 것 같은데 헤더 파일을 이용해서 변수를 선언 하는 이유가 있나요?
해결됨
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
[ 사용환경 ] 보드 : zybo z7 10 vivado 2022.2 vitis 2022.2 2022.1 이후 버전에 대한 오류 영상보고 잘 따라왔습니다. 그런데 serial terminal 에서 1 2 3 4 가 반복적으로 출력되어야 하는데 이상한 숫자가 출력됩니다. 혹시 어떤 문제인지 아실까요?? 도와주시면 감사하겠습니다.
해결됨
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
20분 경에 terminal 열고 COM4(제 기준) 에 연결했습니다. 그 후, launch hardware 를 실행했습니다. 다음과 같이 error launching program 문제가 발생합니다.. 혹시 도움 주실 수 있나요? 참고로 환경은 2022.2 vivado, vitis 에 zynq z7 10 보드사용중입니다. 혹시 몰라 한번 더 launch hardware 해보니 사진과 같은 오류도 발생합니다.
해결됨
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
자료 공유해주신 wrapper verilog 코드와 강의 마지막 RTL 합성 결과에서 din[31:0] 이 din[7:0]으로 instantiation 되어있는데 input 크기가 달라서 문제가 되는 것 아닌지 문의 드립니다. module 이름의 64x8로 미루어 볼 때, 과제는 WIDTH=64, DEPTH=8을 가지는 SRAM을 구현하는 것으로 보이는데 그렇다면 공유해주신 코드 `ifdef SIM sram_model #(64, 8) u_sram (clk, cs, we, ad, din, dout); 에서 파라미터를 넘겨주는 값이 (64, 8)이 아니고 (8, 64)가 맞는 것이 아닌지 해서 질문드립니다. 감사합니다.
해결됨
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
해당 과정 전까지는 모두 무사히 따라왔습니다. Launch Hardware 클릭 시에 이런 오류가 발생합니다. 코드에 map 이 없는데 이런 오류가 발생하네요.. 혹시 몰라 터미널 쪽도 캡처했습니다.
해결됨
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
이런 파일들이 있고 강의에서 다루시는 파일이 없네요 ㅜㅜ
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안내되어 있는 깃허브 링크로 들어가면 파일밖에 없는데 수업에서 말씀하시는 자료랑 다르네요. 혹시 제가 본 파일이 맞는건지 확인부탁드립니다.
미해결
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요 🙂 [1. 질문 챕터] : FPGA 9장 [2. 질문 내용] : 모듈 별 IP 각각 제작 후 전체 프로젝트 진행과정에서의 문제 [3. 시도했던 내용, 그렇게 생각하는 이유] : 먼저 수업내용 외의 질문 드리는 점 죄송합니다. 수업에서는 AXI 모듈과, blink_led 모듈을 모두 베릴로그 코드로 작성한 뒤, 한번에 lab9_matbi 라는 탑 모듈에서 모듈 인스턴스를 통해서 lab9_matbi IP 를 제작하는데, 위 과정이 아닌, AXI 모듈과, blink_led 모듈을 각각 IP 로 제작한 뒤, lab9_matbi_new 라는 프로젝트의 블록 디자인 내에서 위 두개의 IP를 호출한 뒤, 포트를 연결해서 진행을 하는 방법도 가능한 것인가요?
해결됨
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
FA_4bit 프로젝트를 새로 만들어서 코드 작성 후 SDC 이용하여 Time Analyze하는 과정에서 위와 같이 에러가 발생하는데 어떻게 해야 해결이 가능할까요?
미해결
FreeRTOS 프로그래밍
대상 보드: NUCLEO-L152RE 코드: 강의 자료 / 10_SOFT_TIMER1 증상: HardFault_Handler 진입 프린트문으로는 Auto Reload Timer 1회 출력
미해결
FreeRTOS 프로그래밍
강의: FreeRTOS의 절대 우선 순위 시간: 6:14 void task0(void* pdata) 코드를 보면, 오래 걸리는 memcpy 작업 수행 전 vTaskSuspend(NULL) 을 실행하는 데요. 제가 이해한 게 맞는지 좀 봐주세요. 이렇게 수행될 것 같습니다. task0 을 우선 생성/실행한 후, vTaskSuspend(NULL) 호출하여 Blocked 상태로 대기 cdma 인터럽트 발생 시, task0 Ready / Running 상태 전환하여 memcpy 수행. task0 Loop 를 통해, 다시 Blocked 상태로 진입 이런 순서로 진행되는 건가요?
