안녕하세요학습을하다가 궁금증이 생겨서 질문드립니다.module d_ff_asyn_rst_en( input wire clk, d, rst_b, en, output reg q ); always @(posedge clk or negedge rst_b or negedge en) begin if (!rst_b) q <= 0; else if (!en) q <= 0; else q <= d; end endmodule이렇게 async rst, en F/F 설계를 했습니다. 여기서 궁금한게 있습니다.( rst_b로 말씀드리면)여기서 rst_b가 negedge일때 always문이 동작하고 rst_b ==0 일떄 q <=0 이라고 했는데 negedege일때 rst_b의 값이 0인지 1인지 어떻게 판별을 하나요?시뮬레이션상에서는 negedge rst_b 트리거가 발생하는 시점에서 rst_b의 값은 0으로판단하고 리셋시키는데 1에서 0으로 바뀌는순간은 기울기가 무한대라서 0인지 1인지 판별할 수 없다고 생각이듭니다...  

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : 현재 강의에서 나온 2022버전의 설치가 tab이 없어 2024 버전으로 설치를 진행했습니다. 영상에 따라서 모두 source까지 진행하였습니다하기 이미지와 같이 에러가 뜨네요permission을 확인하라 하여 su로 바꾸어 진행을 하였을 때 하기 이미지와 같이 에러가 발생을 합니다다른 질문들로 보았을때 위의 세가지가 설치가 정상적으로 되지 않았다 라고 말씀을 하신것 같은데, 어떤부분에서 설치가 안된것인지 알고싶습니다[3. 시도했던 내용, 그렇게 생각하는 이유] : 설치도중에 에러가 뜨지않아 설치는 정상적으로 된것으로 판단됩니다.  또한 강의에서 사용하시는 버전에 비해 최신버전이기에 기능이 부족할것이라고는 생각이 안듭니다================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 맛비님 강의수강중 궁금한점이 생겨 질문드립니다강의시간에 다양한 CNN모델을 배웠는데 대부분 layer가 달라질수록 CI, CO, 각 feature map의 크기가 계속 달라지는데실습에서 설계한 모듈은 고정된 파라미터에 대한 1 layer의 CNN연산인것 같아서요실제 모델을 추론할 때는 각 layer에 맞는 파라미터를 적용시킨 CNNcore를 별도로 제작한 뒤 이를 cascade해야 하나요?[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 맛비님.날이 부쩍 더워졌네요. 더위 조심하시기 바랍니다. LAB8 ILA 실습을 복습하는 중 warning이 떠서 질문드립니다.실습과정 처럼 CLK을 100MHz로 인가하면 잘 되지만, CLK을 2MHz로 줄였더니 다음과 같은 warning이 뜨더라고요. [Labtools 27-3413] Dropping logic core with cellname... at location...[Labtools 27-1974 ] Mismatch between the design programmed and the probes 구글링 해보니 아마 timing viloation으로 인한 것 같습니다. 이것을 해결할 수 있는 방법이 있을까요? 추가적으로 ILA 실습 WAVEFORM에서 x축은 sample을 뜻해보이는데, 인가한 clock의 cycle이라고 보면 될까요? 예로들어 100MHz로 인가했으면 아래의 단위 간격은 10ns일까요?감사합니다.

안녕하세요 맛비님 강의 아주 유용하게 잘 보고 있습니다.다름이 아니라 Full connected core를 설계하실 때는 Bram을 사용 하여 weight값과 input feature map 값을 읽어 왔던 것으로 기억을 하는데 CNN core에서는 Bram을 사용하지 않는것 같아서요. 혹시 이유가 있을까요?

안녕하세요, 맛비님.맛비님 강좌를 통해 하드웨어 설계를 열심히 배우고 있는 수강생입니다.해당 주제에 대한 공부를 시작한 지 안 된 입장이라 사소한 궁금증이 몇 개 생겨서 질문 남깁니다.CNN core를 설계하시는 과정에서 Linux를 사용하셨는데 이 과정의 역할이 무엇인지 이해가 되지 않습니다. 해당 과정을 생략하면 CNN core를 vivado 상에서 설계할 수 없는 건가요?vivado와 vitis 설치를 노트북에 하고 싶은데 해당 프로그램의 용량이 너무 커서 설치가 불가능한 상황입니다. 따로 외장 하드를 연결해서 해당 프로그램을 설치해도 문제 없이 사용이 가능한지 여쭤보고 싶습니다.항상 강의를 잘 듣고 있습니다.감사합니다.

안녕하세요 🙂[1. 질문 챕터] : 19장 9분경입니다.[2. 질문 내용] :다이어그램을 보게 되면 WEA ->1 일 때 DINA가 1111로 들어오고 ADDRA는 bb이며 DOUTA는 1111로 보여집니다. 이때 posedge일 때 DINA를 보내고 DOUTA으로 1111이 나오는데 그림상으로는 동기화가 되어보이지 않아 햇갈리는 것 이 있습니다. 이는 출력 앞까지만 있다가 다음 posedge일 때 1111로 나오는 것인가요? 그림상으로는 동기화가 되지 않고 바로 1111으로 나오는 것 처럼 느껴져서 햇갈립니다[3. 시도했던 내용, 그렇게 생각하는 이유] :

안녕하세요 🙂[1. 질문 챕터] : eg) 챕터 17장 7분 25초 경 step3[2. 질문 내용] :step 3를 step2랑 합쳐도 될까요?[3. 시도했던 내용, 그렇게 생각하는 이유] : 제작을 할 때 DONE 상태에서 다음 클럭을 받을 때 다시 IDLE 상태로 변환하게 되는데 같은 always@(*)로 묶어서 하면 안되는지가 궁금합니다. o_done =0;으로 초기값을 잡아줘야하기 때문에 나눈것인지 그냥 표기상으로 구분을 하기위해 나눈것인지 궁금합니다. ==================

안녕하세요 🙂재미있게 잘 수강하고 있습니다. 9장 실습에서 레지스터 4개 모두 쓰기, 읽기가 잘 되는 것을 확인하였습니다. 그런데, 보드에서 LED_0만 입력한 속도대로 깜박이고, 나머지 3개 LED는 제어가 되지 않습니다 (정확히 말하면 아주 천천히 깜박임). 해결 방안이 있을까요?Z7-10 보드, Vivado, Vitis는 2024.1을 사용하고 있습니다.

HIL_A35T보드를 구매했습니다.구매할때 실수로 악세사리를 누락했습니다.구매사이트 어딜 봐도 별도 구매할 방법을 못 찾았습니다.다 필요하진 않고,Max3232 모듈, w5500모듈, USB3.0 허브 를 구매하고 싶은데,방법 없을까요?

안녕하세요 며칠전까지 마이크로프로세서응용이라는 과목을 학교에서 zybo-Z7-20보드를 컴퓨터에 연결하여 vivado상 sdk를 주로쓰는 수업을 수강하였고, 다음학기에 ai가속기설계라는 과목을 수강할 예정이라 강사님의 강의를 방학동안 따라가면서 디지털회로설계자가 되기위해 노력하는 학생입니다. 오늘 강의를 처음 수강하였는데요, 저는 기존에 그냥 c드라이브에 vivado를 다운받아서 사용하였는데, 강사님은 리눅스 환경에서 새로 받아서 설치하시길래 그 이유가 궁금해서 이렇게 질문을 남기게 되었습니다. (다행이 무사 설치후 hello world가 프린트되는거까지 잘 확인했습니다!) 좋은 강의 감사드리며, 잘 따라가보겠습니다!  

안녕하세요. 컴퓨터를 새로 구매하여 다시 vivado를 다운받으려고 하는데 오류가 발생하여 질문드립니다. 우선 Vivado의 경우 영상에서 사용한 이전 버전을 다운 받을 수 없어 아래와 같은 최신 버전의 것을 다운 받았습니다.이후 영상을 따라 mobaxterm에서 코드를 입력하였습니다. 그런데 vivado 설치 시 아래와 같은 오류가 발생하였습니다. 구글링을 하여 에러에 대해 찾아봤지만, 해결책이 되는 건 없었습니다. 어떻게 해결해야 할까요? 

안녕하세요 🙂[1. 질문 챕터] : eg) 5장 10:30초쯤[2. 질문 내용] : 여기에서 출력값을 바로 OUTPUT으로 잡지 않고 reg를 통해서 잡아주신 이유가 있을까요? 단지 Testbench와 DUT의 관계를 설명하시기 위함인지 아니면 특별한 이유가 있는지 궁금합니다.[3. 시도했던 내용, 그렇게 생각하는 이유] : 처음에 설계를 할 때always 문들에서 else 부분에 i_value를 저같은 경우네는 바로 o_value로 보냈을 것 같은데 reg를 한 번 거치신 이유가 궁금합니다.

안녕하세요 C드라이브에서 설치 했는데 용량이 부족하다고 진행이 안되네요 ㅠㅠ D드라이브에서 설치하도록 다시 설정하고 싶은데 잘 모르겠네요 도와주세요

🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.Hdl17장[2. 질문 내용] : o_done을 reg type으로 선언하신 이유가 궁금합니다[3. 시도했던 내용, 그렇게 생각하는 이유] :다른 신호들 처럼 wire type으로 선언하고 assign으로 상태 변화를 감지해도 되지않을까요?다음 always문장을 날려버리고// Step 3. always block to compute output // always @(c_state) always @(*) begin o_done = 0; // To prevent Latch case(c_state) S_DONE: o_done = 1; endcase endassign o_done = (c_state==S_DONE)?1:0 이렇게 코드를 정의해도 될것같아서 질문드립니다.o_done을 reg type으로 선언하신 이유를 잘 모르겠습니다.장점이 있어서 그렇게 하신걸까요?

안녕하세요 맛비님.FPGA 8장 실습을 진행하고 있습니다.환경은 아래와 같습니다.보드: ZYBO Z7-20VIVADO: 2024.01VITIS: Classic 2024.01 2022.01 이후 버젼 main.c 코드를 적용하여 사용했습니다.Makefile에 Code 붙여넣기도 해서 Build 진행시 이상없구요.Terminal 연결해서 UART 붙는 것 까지는 됐습니다만.. Launch Hardware 진행 후 UART창에서 아무 커맨드가 나오지 않는 현상이 지속됩니다..프로젝트, 파일 명도 맛비님 강의랑 동일하게 진행했는데 이유가 뭔지 모르겠네요..관련 증상에 대해 아시는 부분 있으면 답변 부탁드립니다.

안녕하세요 . 동영상 첫번째 그대로 설치 방법을 따라하는데 설치 과정에서 다음과 같은 에러가 발생합니다.오류 원인 및 해결 방안이 궁금합니다.감사합니다.(설치 버전은 영상과 동일한 버전을 설치하였습니다. ) This is a fresh install.Running in batch mode...Copyright (c) 1986-2024 Xilinx, Inc. All rights reserved.INFO - User has accepted the EULAs.ERROR - The value specified for Edition (null) is invalid. Valid edition names are "Vi vado ML Standard","Vivado ML Enterprise". Please specify a valid edition name using -e <edition name> or point to an install configuration file using -c <filename>. 

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요. 맛비님.좋은 강의 감사합니다.궁금한게 있습니다.AWADDR의 경우 핸드쉐이크가 발생될 때 변경될 가능성이 있어서 래치를 한다라고 강의에서 들은 것 같은데요.WDATA도 같은 이유로 변경이 될 수 있을 것이라 보는데 왜 AWADDR만 래치를 하는 건가요?wstate와 rstate가 가지는 RESET 상태는 있으나 없으나 동작은 같을 것 같은데 왜 존재하는 것인가요?감사합니다.

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요 궁금한 점이 있어서 문의드렸습니다.// D_FF (Case 1. sync reset) always @ (posedge clk) begin if(sync_reset) begin r_ff_sync_reset <= 1'b0; end else begin r_ff_sync_reset <= i_value; end end// D_FF (Case 2. async reset) always @ (posedge clk or posedge async_reset) begin if(async_reset) begin r_ff_async_reset <= 1'b0; end else begin r_ff_async_reset <= i_value; end endwaveform을 보면서 async는 초기화가 되어 신호가 '0'이 됩니다. 그런데 sync는 clock이 활성화 되면서 0이 아닌 바로 1로 시작하는 이유가 궁금합니다!(다시말하면, DUT에서 sync와 async의 clock 신호가 활성화 될 때의 차이만 있는데 활성화 될 때는 async와 sync의 활성화 value가 다른지 궁금합니다!)(영상에 waveform 영상은 10:57 쯤부터 재생이 됩니다.)

안녕하세요 맛비님강의 수강중 궁금한점이 생겨 질문드립니다 CNN의 구조에서 이미지의 특징을 추출하는 부분이 있고, 추출한 feature map->fully connected layer를 통해 분류하는 부분이 있고, ..이런 과정으로 이해했는데요 하나의 NPU안에 fully connected layer, ReLU 등 모든 CNN의 모든 layer가 포함되어 있는건지, 아니면 NPU는 output feature map만 연산하고 그것에 대한 분류는 소프트웨어를 사용하는지 잘 모르겠습니다    =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================