Write response channel의 BRESP 신호 활성화 시기
168
작성한 질문수 1
안녕하세요,
Write response channel의 BRESP 의 활성화 시기가 궁금하여 질문남깁니다.
axi protocol 문서를 읽어보았는데, 해당 문서에서는 OKAY 응답은 "the success of a normal access" 에 이루어진다고 나와 있습니다.
선생님께서는 강의 중에 Write가 정상적으로 되면 신호가 들어온다고 하셨는데,
Master 에서 WDATA bit을 모두 받은 시점에서 OKAY신호가 들어오는건지, Slave에서 write를 완료했을때 OKAY 신호가 들어오는건지 궁금합니다.
읽어주셔서 감사드립니다.
답변 1
0
안녕하세요 🙂
AXI 프로토콜에서 BRESP(Burst Response) 신호는 Slave가 Write 트랜잭션에 대한 응답을 Master에게 보내는 신호입니다. 이 신호는 Master가 보낸 데이터를 Slave가 정상적으로 수신 및 처리했음을 나타내는 역할을 합니다.
문서에서 언급한 "the success of a normal access"는 Slave가 Write 트랜잭션을 성공적으로 처리했음을 의미하며, 일반적으로 OKAY 응답을 통해 이를 나타냅니다.
구체적으로, OKAY 신호가 발생하는 시점은 다음과 같습니다:
Master가 WDATA 비트를 모두 전송한 후: Master가 WDATA 채널을 통해 데이터를 전송하고 나면, Slave는 이 데이터를 수신합니다. 이 시점에서 Slave는 데이터를 처리하기 위해 메모리에 쓰거나 내부 연산을 수행할 수 있습니다.
Slave가 Write를 완료한 후: Slave는 데이터를 수신하고, 필요한 연산이나 메모리에 쓰기 작업을 완료한 후에야
BRESP신호를 통해 OKAY 응답을 Master에게 전송합니다. 이는 Write 트랜잭션이 성공적으로 완료되었음을 의미합니다.
따라서, Slave에서 Write가 완료된 후에 OKAY 신호가 발생합니다. 이는 Slave가 데이터를 성공적으로 수신하고 처리했음을 나타내는 것입니다. 따라서 Master는 이 신호를 받아 Write 트랜잭션이 성공적으로 완료되었음을 확인하게 됩니다.
즐공하세요 🙂
UART0, 1 중 선택
1
49
2
datamoverbram모듈질문
1
62
2
vitis 설치엣 alveo kria versal 등 옵션을 끄고 설치를 했습니다.
1
96
2
vitis 설치 관련 질문 있습니다!
1
84
2
FPGA 공식문서 읽는법
1
95
2
보드 추가의 클릭창이 없습니다.
1
70
2
Edit in IP Packager에서 코드 수정 후 IP 수정하면 simulation에서 수정된 코드로 작동이 안됩니다
1
81
2
BRAM의 Read / Write를 다 수행했는지 확인할 때 사용되는 num_cnt / i_num_cnt 관련 질문
1
106
1
Vitis 코드 작성
1
130
2
vivado 및 vitis 리눅스 환경 설치 관련 질문드립니다.
1
288
3
[9장 led 점등 시간 제어 불가]
1
81
2
Platform Invalid 오류
1
145
3
WSL 설치 관련 문의드립니다!!
1
96
2
Vivado 툴, 파일 질문드립니다!
1
150
2
9장 LED 점등 안됨
1
109
3
Edit in IP Packager 이후에
1
82
1
Fpga 로직
1
89
2
pmu-fw is not running
1
126
2
Create Project에 대해서 궁금해요
1
89
2
장치관리자 USB 포트
1
98
2
FPGA 7장 AXI_LITE I/F질문
1
89
1
bram mover에서 합성할때
1
77
2
타이밍 위반 질문
1
78
2
rvalid 초기화
1
66
2