opamp 설계후 symbol 화 해서 bgr 설계해도 되나요? 만약 opamp 넣을시 offset 문제는 어떻게 보완하는게 좋을까요?

.op 시뮬레이션을 돌리고, CTRL + L 을 해도 warning만 뜨고, 각 MOS의 gm값이 계산이 안나옵니다. 손계산과 시뮬값을 비교해보고 싶은데, 해결 방법이 있나요?

안녕하세요 삼코치님. BGR 설계 따라해보기 10강 34:24에 나오는 .op 에서, 아래와 같은 오류가 발생합니다. 질문1) .op test 문제 모델이 문제인가 싶어서, .model NPN NPN (Is = ... ) 이부분을 텍스트로 바꾸고(파란색) .op 시뮬레이션을 돌려보니 되긴 하는데, 강의에서는 VREF가 1.2 V가 나온다고 되어 있으나, 제가 하면 1.47095 V로 나옵니다.혹시 몰라 다른 질문을 찾아보니, .model NPN 이런건 반드시 참조? 를 걸어놓고 시뮬을 해야 한다는 답변을 봤는데, 왜 저는 참조를 시켜놓으면 에러 코드가 나오고, 참조를 안시켜놓으면 다른 결과가 나오는 지 궁금합니다. 질문 2) M9, M10 의 body가 왜 VSS에 연결되어있지 않고 Source단에 연결되어있는지 궁금합니다.  에러 코드LTspice 26.0.1 for Windows Circuit: C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net Start Time: Wed Mar 11 19:21:52 2026 C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(5): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q11 VDD_TEST VDD_TEST VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(7): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q12<7> N013 N013 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(8): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q12<6> N013 N013 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(9): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q12<5> N013 N013 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(10): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q12<4> N013 N013 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(11): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q12<3> N013 N013 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(12): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q12<2> N013 N013 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(13): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q12<1> N013 N013 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(14): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q12<0> N013 N013 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(23): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q14<7> N009 N009 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(24): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q14<6> N009 N009 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(25): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q14<5> N009 N009 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(26): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q14<4> N009 N009 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(27): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q14<3> N009 N009 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(28): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q14<2> N009 N009 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(29): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q14<1> N009 N009 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(30): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q14<0> N009 N009 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(31): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q13 N005 N005 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(34): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q15 N010 N010 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(40): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q1<7> N011 N011 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(41): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q1<6> N011 N011 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(42): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q1<5> N011 N011 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(43): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q1<4> N011 N011 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(44): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q1<3> N011 N011 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(45): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q1<2> N011 N011 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(46): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q1<1> N011 N011 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(47): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q1<0> N011 N011 VSS 0 NPN ^^^ C:\Users\User\Documents\LTspice\4-1\TEST_BGR.net(48): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q2 N007 N007 VSS 0 NPN ^^^

강의 pdf 자료는 어디서 다운 받을수 있나요? 강의 자료 다운로드를 하면 LTspice 파일만 떠서요

안녕하세요 삼코치님.다름이 아니라 CMRR을 시뮬레이션 하는 과정에서 다음과 같이 동영상과는 Phase가 사뭇 다르게 나와서 질문드립니다. DC operation은 모두 saturation에 있는 것 같습니다.bias current잡는 밑의 두 트랜지스터만 L1u W4u로 하고 나머지는 L과 W모두 1u로 했습니다. 그리고 Vcm과 Vdm을 각각 따로 보면 저렇게 보이고 이걸 나누면 저렇게 되는데,magnitude는 동일한데 phase가 다르게 나옵니다. GPT한테 물어보면 phase는 별로 중요하지 않다고 나오는데 CMRR에서 phase는 별로 중요하지 않은 값이고 저렇게 나온 것도 정상적인 건지 여쭤보고 싶습니다.또 CMRR을 구할 때 ADM/ACM으로 구하는데 gain이 아닌 voltage값으로 구해도 동일한 건지 여쭙고 싶습니다.(생각해봤을 땐 Vinp랑 Vinn을 예를 들어 AC 1/-1이 아닌 1/0으로 해서 Vout을 Gain으로 하려고 한 게 아닌가 싶습니다)Slew Rate도 다음과 같이 굉장히 가파르게 나오는데 이렇게 나와도 되는 건가요? ㅜㅜ 안좋은건지 여쭙고 싶습니다.  4. 또한 추가적으로 ICMR은 시뮬레이션을 안하는지도 궁금합니다.강의를 이렇게 올려주셔서 잘 듣고 있습니다. 항상 감사드립니다.     

안녕하세요 기본적인 BGR 회로설계에 대해서 LTspice로 공부를 하던 중 궁금한 점이 있어 여쭤보고자 합니다..!!  강의에서 나오는 스펙과 다르게 각 브랜치당 10uA가 흐르고, Vref가 1.2V 가 나오게 하려는데, 위에 그림처럼 출력 저항(R9)을 59K로 하면 vref 1.18V로 목표 전압보다 아래로 나오지만 Temp에 대한 출력 파형이 곡선 형태이고, 전압 변동성은 1.8mV 수준으로 나옵니다. 여기에 출력 저항만 61k로 더 올리게 되면 vref는 1.2v가 나오지만 PTAT 성분이 강한 우상향 곡선에 전압 변동성은 11mV 가 나옵니다. 저항 두 개의 값(R8, R9)을 sweep해서 조절해 봐도 전압 레벨과 temp에 대한 전압 curvature 둘 다 만족되지가 않아서 계속 딜레마를 겪고 있습니다. 원하는 출력 전압 값과 온도에 대해 전압 변동성이 적은 curveture 형태의 파형을 얻기 위해서는 여기서 추가적인 회로 기법이나 또는 어떠한 튜닝 기법으로 접근해보면 좋을지 궁금합니다..!!

시뮬레이션은 진행되는 것 같은데 m1 모스펫 관련 정보가 나오지 않습니다.. 설정을 아무리 바꿔봐도 안나오네요..

AC 분석이 다음과 같이 이상하게 나옵니다. 회로의 DC를 제대로 잡지 못해서 이런 결과가 나오는거 같은데 어떻게 잡아야 할지 방법을 모르겠습니다.

안녕하십니까좋은 강의 감사했습니다. 다름이 아니라, 한 차례 완강 후 복습을 진행하려고하는데 수강기간이 얼마남지 않은것을 확인했습니다. 혹시 수강기간 연장 가능할지 문의드립니다.

안녕하세요. 수업을 수강하며 궁금한 것이 생겨 질문을 남깁니다.해당 강의에서 Vth를 대략 300mV로 가정하고 진행하는데, SPICE output LOG로 모스펫의 Vth를 확인해보면 다음과 같이 약 500mV 400mV로 나오는 것처럼 확인됩니다.다른 시뮬레이션을 진행할 때엔 동일한 파형이나 결과가 나와서 잘못 시뮬레이션을 진행하고 있는 것 같진 않습니다. 그런데 vth가 만약 500mV라고 생각하면 W를 높여 Vgs를 552mV로 낮춰도 되나라는 의문도 생깁니다. Vth를 확인할 때 이렇게 확인하는 것이 맞는지,,, 무엇을 기준으로 생각하면 될지 혼동이와서 질문드립니다. 

삼코치님 안녕하십니까 현재 LDO 설계를 진행하고 있는 이용승이라고 합니다. 항상 좋은 강의 잘듣고 있습니다. 현재 LDO에 사용할 common source 버퍼와 관련해서 공부를 진행하고 있습니다. 해당 회로의 전류 흐름은 파악하였으며 결론적으로 Iin = IBOOST라는 결론에 도달하였으며 M3, M4가 차동 입력단이고 M2가 증폭 역할을 하고 있음을 알았습니다. 하지만 output 임피던스를 구하는 과정에서 책에 나와있는 값이 도저히 이해가 안되어 질문 합니다. 저는 output 임피던스를 VB노드를 기준으로 구하였는데 잘못된 건지 궁금합니다.밑의 사진은 책에 나와있는 output 임피던스 입니다. 긴글 읽어주셔서 감사합니다. 도와주세요 삼코치님!!.

현재 LDO 설계 과정에서 버퍼로 사용하는 소스팔로워 부분에 대해서 깊게 공부를 진행중입니다.현재 제가 첨부한 사진은 push-pull 동작을 이용한 버퍼입니다. 버퍼는 두개의 독립적인 피드백 회로를 통해 출력 전압을 조절하고 있는 것을 알 수 있습니다. 하지만 해당 버퍼를 분석하는 도중 Vin인 VEA가 변함에 따라서 Vout인 VG가 따라가는 형태를 보이지 않는다는 것을 알게 되었습니다. 예를 들어 PU 루프의 경우 VEA가 증가할 경우 ID1이 감소하게 되고 이에 따라 M3의 소스 전류가 감소하게 되어 공통 게이트인 M3의 드레인 전류도 같이 감소하게 됩니다.이후 M3의 드레인 전류가 감소함에 따라 M4의 게이트 전압이 상승하여 M4의 드레인 전류가 줄어들게 되고 이에 따라 VG가 감소하게 되는 결과를 초래하게 됩니다.PD 루프의 경우에는 VEA가 증가함에 따라 ID1이 감소하게 되고 이에 따라 M2의 게이트 전압이 감소하게 되고 M2의 드레인 전류가 감소하면서 오히려 VG를 상승시키는 쪽으로 동작하게 됩니다. 이렇게 해석한 것이 정확한 것인지 궁금하고 정확하다면 소스팔로워로서 잘 동작하는지 모르겠어서 질문 남깁니다..

삼코치님 따라서 설계를 했는데 값이 이상하게 나왔습니다. 삼코치님께서 약 500mv정도 나왔는데 저는 이상하게 900v정도 나옵니다

삼코치님 안녕하세요.링 오실레이터 설계 시 홀수 개의 인버터를 사용하고 버퍼를 사용하시는데 버퍼는 pmos와 nmos로 나타내는 인버터가 아닌 심볼로 하는 거는 그냥 간단하게 나타내기 위해서인가요?

안녕하세요 코치님BGR 시뮬레이션 관련하여 저도 앞에 질문한 수강생과 동일하게 V3가 545mV에서 전류10uA가 흐르는 것으로 측정되었고 이를 param으로 실행하여 10uA가 흐르는 저항이 5.74k로 측정이 되었다면 그대로 회로에 적용하는게 맞는지 궁금합니다.self biasing을 통한 회로 설계시 최종 파워가 120u가 넘는 결과를 얻게되는데 이런경우 NMOS와 PMOS Size를 시연연상값과 다르게하여 수정하는 방식으로 저항(PTAT을 위한 저항과 IR Drop을 위한 저항)값을 다시 선정하는게 바람직할까요?

강의 2분 즈음에 4개의 input을 가지는 NAND gate를 설계하는 코드를 두 가지 제시해주셨습니다. 아래쪽에 있는 assign 활용 코드는 잘 이해했는데, 위쪽의 always 구문을 활용하는 부분을 이해하지 못했습니다. always @ ( ) 구문은 괄호 안의 값이 변해야 동작하는 것으로 이해했는데, 4bit 데이터의 input인 a 의 값이 어떻게 달라지는 건가요? testbench 코드에서 이 부분을 활용할 수 있는 걸까요? assign이 아닌 always 구문을 활용하는 이유가 궁금합니다.

wire a_and_b;assign a_and_b = a&b;이런 식으로 wire를 선언하고 assign을 하는 것과wire a_and_b = a & b이런 식으로 wire 선언하면서 값을 할당하는 것이 합성할 때 차이가 없나요? 둘 중에 편한 것을 사용하면 되나요? 두 번째 방식을 사용하면 합성할 때 문제가 생길 수도 있다고 들은 것 같아서 질문드립니다.

현재 제가 설계한 Active load Differential amp는 다음과 같습니다. 현재 DC바이어스이 모두 잘 잡혀있다고 생각하여 AC simulation으로 넘어갔는데 simualtion 결과를 보고 DC 바이어스 혹은 입력 신호원에서 문제가 있다고 생각했으나 해결되지 않아 질문드립니다 .

module FA_CLA_1b 내 assign 구문 중 P(propagation) node에 대한 질문입니다.P는 Full-Adder 상에서 A와 B의 XOR Gate의 입력으로 들어가는 것을 알 수 있는데,왜 assign P = A | B;로 적혀져 있는지 궁금하여 질문드립니다!  

왜 SPICE output log가 안나오는지 잘 모르겠습니다.어느 부분에서 잘못 설정한걸까요?