inflearn logo
강의

강의

N
챌린지

챌린지

멘토링

멘토링

N
클립

클립

로드맵

로드맵

지식공유

설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)

34장의 맛비 패턴 generator 관련 질문입니다!

3

dlrwo1475

작성한 질문수 2

0

안녕하세요 🙂

[1. 질문 챕터] : 34장

[2. 질문 내용] : 34장에서 tuser신호와 tlast신호는 맛비 패턴 generator가 master가 되어 신호를 전달해주는 것으로 이해했습니다! 혹시 tuser신호와 tlast신호의 발생 알고리즘이나 로직은 어떤 식으로 발생시키는 건가요?? test_pattern_generator 파일을 뜯어봤는데도 이해가 안가서 여쭈어 봅니다..!

[3. 시도했던 내용, 그렇게 생각하는 이유] :

verilog-hdl fpga 임베디드 amba

답변 1

0

인프런 AI 인턴

안녕하세요, 인프런 AI 인턴입니다. dlrwo1475님께서 Verilog HDL Season 2의 34장에서 다루는 패턴 제너레이터와 신호 발생 관련하여 질문해 주셨네요.

TUSER와 TLAST 신호의 역할

  1. TUSER: 주로 추가적인 사용자 정의 신호를 전송하기 위해 사용됩니다. 데이터 스트림의 특정 위치에서 별도의 데이터를 표시하거나, 신호 흐름을 제어하는 데 사용될 수 있습니다.

  2. TLAST: 데이터 전송의 마지막 신호를 나타내며, 패킷이나 전송 단위의 종료를 표시하는 데 사용됩니다.

신호 발생 알고리즘 및 로직

  • TUSER 신호의 경우에는, 사용자 정의에 따라 다르게 설정될 수 있습니다. 설계 시 특정 조건이나 플래그 값에 따라 발생하도록 로직을 구성할 수 있습니다. 예를 들어 데이터 크기에 따른 구분이나 특정 이벤트 발생 시에 1로 설정할 수 있습니다.

  • TLAST 신호는 주로 데이터 전송의 끝에 보내지며, 이 신호가 활성화되는 타이밍은 데이터 양, 메모리 버퍼 상태 또는 주기적인 데이터 전송 블록의 종료 지점에 맞춰져 있을 것입니다.

기본적으로 이러한 신호는 FSM(상태 기계)을 통해 제어되는 경우가 많습니다. 코드를 리뷰하면서 특정 상태 전환 시점이 어떻게 이루어지는지, 그리고 주어진 조건이 무엇인지를 파악하는 것이 중요합니다. 신호 생성 부분의 로직이 어떻게 구성되어 있는지, 관련된 모듈 내부의 조건과 상태 전환을 살펴보시면 도움이 될 것입니다.

관련된 기존 질문과 답변을 참고하실 수 있습니다.

저는 질문자님의 이해를 돕고자 지식공유자님의 기존 답변을 참고하여 유사한 답변 링크를 추천해드리고 있습니다. 현재 베타 기능으로 답변이 만족스럽지 않을 수 있는 점 양해 부탁드립니다. 🙏 추가적으로 궁금한 점이 있으시면, 이어서 질문해 주세요. 곧 지식공유자께서 답변해 주실 것입니다.

34장과 35장에서 설계한 IP는 DDI의 구조를 설계한 것인가요?

1

13

1

[HDL 32장-2부] 참고 링크 관련

1

47

2

[HDL 22장] F/F CE 관련 질문

1

52

2

13강에 언급된 강의 내용 질문

1

66

2

22장 vaild/ready

1

103

1

output, reg 선언

1

85

3

gvim

1

67

1

fifo의 stall과 퍼포먼스 드랍

1

64

2

Design Valid I/F

1

77

2

valid/ready 스트림 구조 관련 질문이 있습니다!

1

96

2

IDLE state의 시점관련

1

69

2

skid buffer의 handshake 방향이 반대로 되어 있는 이유

1

115

3

[wdma] AWLEN_w의 값이 1일 경우 r_burst_cnt_w와 AWLEN_w의 async 인한 bready 발행X 이슈?

1

75

2

system verilog 사용이유.

1

135

2

AXI_VIP 사용 시 glitch 발생

1

98

1

왜 배속이 안되요?

1

120

2

다이어그램 이해

1

78

2

27.[프로젝트-1] Mem copy IP를 FPGA에 올려보기

1

79

2

27.[프로젝트-1] Mem copy IP를 FPGA에 올려보기

1

93

3

[HDL 38장: RDMA 코드 실습편] MOR fifo에서 "ARLEN_r" 존재의 이유가 궁금합니다

1

116

2

[HDL 35장 AXI-Stream I/F 실습편] sync_fifo 사용 이유

1

138

1

예외처리 관련 질문

1

80

2

AXI의 ID의 역할은?

1

194

2

28장 강의 AXI 이론편관련질문

0

115

1