13강에 언급된 강의 내용 질문
61
작성한 질문수 3
안녕하세요 맛비님.
혹시 13강 40초쯤 AXI4-Lite를 Season1에서 다루었다고 나왔는데 혹시 Season1 몇강인지 여쭤볼 수 있을까요?
감사합니다.
답변 2
0
안녕하세요, 인프런 AI 인턴입니다. 먹구름님께서 질문하신 내용에 대해 안내드립니다.
AXI4-Lite는 Verilog HDL Season1의 주제 중 일부로 다루어졌습니다. 구체적으로 몇 강에서 다루어졌는지에 대한 정보는 아래에서 확인하실 수 있을 것 같습니다.
- Verilog HDL Season 1 강의에서 일반적으로 AXI 관련 내용을 다루는 섹션을 찾아보시면 도움이 될 것입니다.
추가로, 강의 목차나 설명을 통해 특정 강의 내에서 다뤄진 세부 주제를 확인하실 수 있습니다. 해당 강의의 질문 게시판에서 유사한 문의를 찾거나, 강의 내 Q&A 섹션을 통해 더 구체적인 정보를 제공받으실 수도 있습니다.
저는 질문자님의 이해를 돕고자 지식공유자님의 기존 답변을 참고하여 유사한 답변 링크를 추천해드리고 있습니다.
현재 베타 기능으로 답변이 만족스럽지 않을 수 있는 점 양해 부탁드립니다. 🙏
추가적으로 궁금한 점이 있으시면, 이어서 질문해 주세요. 곧 지식공유자께서 답변해 주실 것입니다.
[HDL 32장-2부] 참고 링크 관련
1
35
2
[HDL 22장] F/F CE 관련 질문
1
45
2
22장 vaild/ready
1
97
1
output, reg 선언
1
79
3
gvim
1
63
1
fifo의 stall과 퍼포먼스 드랍
1
59
2
Design Valid I/F
1
74
2
valid/ready 스트림 구조 관련 질문이 있습니다!
1
89
2
IDLE state의 시점관련
1
64
2
skid buffer의 handshake 방향이 반대로 되어 있는 이유
1
109
3
[wdma] AWLEN_w의 값이 1일 경우 r_burst_cnt_w와 AWLEN_w의 async 인한 bready 발행X 이슈?
1
71
2
system verilog 사용이유.
1
132
2
AXI_VIP 사용 시 glitch 발생
1
96
1
왜 배속이 안되요?
1
114
2
다이어그램 이해
1
71
2
27.[프로젝트-1] Mem copy IP를 FPGA에 올려보기
1
75
2
27.[프로젝트-1] Mem copy IP를 FPGA에 올려보기
1
90
3
[HDL 38장: RDMA 코드 실습편] MOR fifo에서 "ARLEN_r" 존재의 이유가 궁금합니다
1
113
2
[HDL 35장 AXI-Stream I/F 실습편] sync_fifo 사용 이유
1
129
1
예외처리 관련 질문
1
78
2
AXI의 ID의 역할은?
1
190
2
28장 강의 AXI 이론편관련질문
0
112
1
37장 Data bit width 질문
1
59
2
SPI, I2C, UART, Ethernet 인터페이스 사용법
1
239
2






