Zynq z7 FPGA single-ended 관련
안녕하세요.
유익한 강의 올려주셔서 많은 배움 얻고 있습니다.
다름이 아니라 LED Blinking 프로젝트 관련하여 문의 드립니다.
제가 사용 중인 FPGA 보드(Zybo Z7-20)의 경우 125MHz single-ended 클럭만 지원하여, 아래와 같이 수정하여 진행하고 있습니다.
IBUFDS 제거 (differential 클럭 미지원)
MAX_COUNT를 125,000,000으로 변경
counter 비트폭을 28bit → 27bit로 축소
이렇게 진행해도 문제가 없는지 확인 부탁드립니다.
감사합니다.
답변 1
1
네, 정확한 내용인 것 같습니다. 추가로 말씀드리면, PLL/MMCM을 사용해서 200MHz clock을 생성하면, 나머지 부분은 수정하지 않아도 될 것 같습니다.
[HDL 32장-2부] 참고 링크 관련
0
29
2
강의 만료일 연장 신청
0
28
2
기초예제 파일 불러오기 문의
0
18
2
Zybo 환경에서 PL RTL UART 보드 검증 방법
0
25
2
혹시 별도의 자료가 있나요?
0
26
2
queue assignment pattern 문의 건
0
28
1
Mission 5 문의 건
0
41
2
강의자료 PDF 어떻게받나요?
0
38
2
Differential Amp의 4가지 종류
0
37
1
[HDL 22장] F/F CE 관련 질문
1
42
2
UART0, 1 중 선택
1
43
2
fpga 개발보드
0
25
2
vivado 2022.1 version memory IP 구조
0
34
1
강의 ppt 자료 요청건
0
52
2
datamoverbram모듈질문
1
59
2
latency 개념 구현
1
79
3
미션tree
0
38
3
강의7 질문
0
45
2
AI 실무활용가이드 PDF 비밀번호
0
39
1
mission1 질문
0
56
3
Verilog Testbench DB 원본
0
48
1
quartus timing constraint slack관련 질문
0
62
2
13강에 언급된 강의 내용 질문
1
60
2
vivado 설치 관련하여 질문 합니다.
0
127
2