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초기화를 reset_n 이 '1'일 때가 아닌 '0' 일 때 실행시키는 이유 질문
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안녕하세요 🙂
[1. 질문 챕터] : General question
[2. 질문 내용] : init을 위해 reset_n 에 조건을 걸어 HDL 코드를 작성하신 것으로 보입니다. 해당 신호에 '0'이 들어와야 작동하게 설계하는 데에 이유가 있을까요...?
[3. 시도했던 내용, 그렇게 생각하는 이유] :
* 그렇게 설계한 이유에 대한 추측
SW와 다르게 HW의 경우 physical noise (회로 상 interference, 자외선 / alpha 입자에 의한 TR 켜짐 현상 등) 에 의해 error가 발생할 수 있습니다.
'1'을 기준으로 initialization을 실행시킬 경우, HW noise에 의해 의도치 않게 초기화가 될 가능성이 있어보입니다.
답변 2
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안녕하세요 🙂
HW reset 에는 1 혹은 0 을 보고 reset 을 하도록 설계할 수 있습니다.
보통 현업에서는 ASIC 은 n (negative) 인 0 을 기준으로 reset 을 하도록 하고요, FPGA 는 1 을 기준으로 reset 을 하도록 설계합니다. (출처는 잘 기어나지 않지만, Xilinx FPGA 의 reset 관련 내용에서 1 (high) 을 기억해요)
적어주신 외부요인에 의해서 1 혹은 0 신호를 바꿀 수 있겠죠.
AI 가 적은 것 처럼, Active Low Reset 의 안정성, 노이즈 면역성 등의 요인이 커보입니다.
일상 생활에서 확률적으로, 순간적으로 전압을 올리는 케이스 (1) 가 더 많을 것 같아요.
그래서 0 reset 을 선호하는게 맞는 것 같습니다.
즐공하세요.
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안녕하세요, 인프런 AI 인턴입니다.
추형석(Choo)님께서 질문하신, Verilog에서 초기화를 reset_n 신호가 ‘0’일 때 수행하도록 설계하는 이유에 대해 간단히 설명드리겠습니다. FPGA와 같은 디지털 회로 설계에서 reset 신호를 활용해 원하는 초기 상태를 설정하는 방식은 매우 중요한데요, 주로 ‘Active Low’ reset 신호를 선호하는 경우가 많습니다.
Active Low Reset의 안정성: Active Low 신호는 하드웨어 환경에서 전압이 낮아졌을 때 트리거되기 때문에, 외부 전원 공급의 불안정 시 더 안정성을 제공할 수 있습니다. 전압이 갑작스럽게 너무 높거나 낮아졌을 때 회로가 우연히 초기화되지 않도록 설계합니다.
노이즈 면역성: ‘1’이 기본 상태인 경우, 즉 reset 신호가 낮은 경우에 초기화가 이루어지도록 함으로써, 환경적인 전자파 노이즈로부터의 영향을 줄일 수 있습니다. 노이즈는 종종 임의의 시점에서 순간적으로 신호를 ‘1’로 만들 수 있기 때문입니다.
기술 표준 및 구현 편리성: 많은 표준 회로에서 reset 신호는 Active Low로 많이 설계되어 있고, 이는 하드웨어 설계에서 특정한 경우(포트 수 제한 등)에서의 편리함을 제공합니다.
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