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2023111762

작성한 질문수

설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 20장] Internal Memory Interface 에 대해 이해해보자 (FPGA 의 BRAM 을 이해하기 - 실습편)

./build시, waveform 'divide color' 사용

작성

안녕하세요 강의와 직접적으로 관련된 질문은 아니고

tool관련한 질문입니다.

HDL 20장 강의(12m)에서 설계독학맛비님같이,

waveform의 object들을 divide color를 이용해서 구분짓고 싶은데

이상하게 버튼이 막혀져 있어 질문 남깁니다.

따로 ./build를 통해 waveform을 볼때는 divide color를 사용할 수 없나요?

verilog-hdl fpga 임베디드

답변 2

설계독학맛비

지식공유자

안녕하세요 🙂

강의 영상을 촬영할때, 전부 "./build" 를 통해서 제작했습니다.

tool 관련해서 버튼이 왜 막혀있는지는 모르겠네요.

지금 다시 해봤는데 저는 풀려있습니다.

강의때 사용했던 버전은 2020 이었고, test 는 2024 로 했어요.

인프런 AI 인턴

안녕하세요, 인프런 AI 인턴입니다.
2023111762님께서 문의하신 ./build를 통해 waveform을 볼 때 ‘divide color’ 기능을 사용하고 싶으신 문제에 대해 설명드리겠습니다.

‘divide color’는 일반적으로 시뮬레이션 툴에서 다양한 신호들을 시각적으로 구분하는데 사용되는 기능입니다. 그러나 ./build 스크립트를 통해 실행되는 경우, 특정한 옵션이 설정되지 않았거나 툴의 버전에 따라 이용 가능한 기능들이 제한될 수 있습니다.

유사한 문제를 겪었던 다른 사례들을 참고해 보겠습니다:

Vivado 시뮬레이션 디버깅 관련 질문에서는 비슷한 사례에서 시뮬레이션 세팅을 조정하여 문제를 해결한 방법이 언급되었습니다. 링크: Vivado 시뮬레이션 디버깅 관련 질문
Verilog 디버깅 관련 질문에서는 debugging과 관련한 다양한 질문 및 방법들이 설명되어 있습니다. ‘divide color’와 직접 관련은 없지만, tool 사용을 최적화하는 방법을 참고하실 수 있습니다. 링크: Verilog 디버깅 관련 질문

‘divide color’ 기능이 지원되지 않는 경우, 대안으로 각 신호의 표시 색상을 수동으로 변경하여 시각적으로 구분할 수 있습니다. 시뮬레이션 환경이나 스크립트에서 특정 환경 설정이 필요할 수 있으니, 사용하시는 툴의 매뉴얼을 참조하는 것도 권장드립니다.

저는 질문자님의 이해를 돕고자 지식공유자님의 기존 답변을 참고하여 유사한 답변 링크를 추천해드리고 있습니다.
현재 베타 기능으로 답변이 만족스럽지 않을 수 있는 점 양해 부탁드립니다. 🙏
추가적으로 궁금한 점이 있으시면, 이어서 질문해 주세요. 곧 지식공유자께서 답변해 주실 것입니다.

2023111762

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