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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

fsm_counter 관련 질문입니다!

236

이경호

작성한 질문수 3

1

chapter17 fsm코드를 보다가 궁금증이 생겨서 질문드립니다.

DUT모듈의 73~83번째 줄입니다.

fsm_counter 모듈에서 o_done에 관한 것을 wire타입으로 선언하고 아래와 같이 표현하면 안되나요??

아래와 같이 변경하고 시뮬레이션 해봤더니 결과는 똑같이 나왔습니다.

o_idle과 o_running은 wire타입으로 assign을 해주셨는데 o_done은 reg타입으로 선언하신 점이 궁금합니다.

임베디드 fpga verilog-hdl

답변 1

0

설계독학맛비

안녕하세요 :)

말씀하신대로 하셔도 됩니다.

"제가 일부러 두가지 타입의 코딩스타일을 사용했다. 보여드리려고. 둘 다 된다." 

라는 말을 강의 영상의 코드리뷰 때 한 것으로 기억해요 ㅎ

즐공하세요 :)

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