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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

FSM 실습편에서 질문

해결된 질문

213

움직이는YM

작성한 질문수 86

1

FSM 실습편 4분 51초 쯤에
output reg o_done이 나옵니다
출력단자를 왜 reg형 자료형으로 선언하셨는지 궁금합니다.
출력만 하는 핀인데 기본 디폴트형인 wire로 해도 되는 것 아닌가요?

임베디드 verilog-hdl fpga

답변 1

1

설계독학맛비

안녕하세요 :)

registered output (F/F 의 out) 출력을 위해서 사용했어요. 

사용하는 이유는 다음 링크를 참고하세요. (디자인 마다 쓸때도 있고 안쓸때도 있어요.)

https://forums.xilinx.com/t5/General-Technical-Discussion/registered-output-and-registered-input/td-p/341981

즐공하세요 :)

0

움직이는YM

답변 감사합니다

0

설계독학맛비

아아아아아아아!! 죄송합니다. (너무 휙봤네요)

Reg output 이 아니에요!!

Combinational logic 으로 사용하고 있었네요;

문법에서 

output reg portname;

output portname;

reg portname;

하고 같자나요. 라인 수 줄이려고 사용하였습니다.

의식의 흐름대로 달고 있네요.

그래도 registered output 은 알아두시면 도움이 되실꺼에요.

즐공하세요 :)  (빠른 답변을 위해서 적다보니;; 다시한번 죄송합니다)

0

움직이는YM

아 수정된 답변 확인했습니다. 다시 알려주셔서 감사합니다

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