cache 코드 관련 질문드립니다!
always @(posedge i_clk, negedge i_rstn) begin
if(!i_rstn) r_wb_mem <= 0;
else if(w_cpu_we) r_wb_mem[w_cc_wa] <= 1;
else if(w_mem_re) r_wb_mem[w_cc_wa] <= 0;
else if(w_mem_we) r_wb_mem[w_cc_wa] <= i_cpu_write;
end
위 코드의 경우 별도의 설명이 없었던 것 같습니다.
코드를 분석하는 중 궁금한 점이 몇가지 생겨서 질문 드립니다.
cpu_we이 1인 경우 CPU에서 (읽기를 통해 값을 비교하여 바꾸는 작업이 아닌) 쓰기 작업에 대한 요청을 보냈기 때문에 Main Memory에 값을 쓰기 위한 wb이 반드시 1로 되는게 맞는건지 궁금합니다.
mem_re가 1인 경우 wb이 0이 되는 것이 헷갈립니다.
제가 이해한 Write Back은 쓰기 Main Memory에 데이터를 저장하는 것이기 때문에 mem_re 즉, 읽기 요청이 왔을 때 쓰는 행위가 같이 일어나면 안되는 것이라서 그런것인지 궁금합니다. (추가로 다른 이유가 있는지 궁금합니다.)
mem_we가 1인 경우 memory에 Data를 써야하기 때문에 i_cpu_wirte에 값을 전달 받는 것이 아니라 1이 되어야 하는게 아닌지 궁금합니다.(i_cpu_write가 0인데 mem_we가 1인 상태가 궁금합니다. => 그냥 메모리에 쓸 준비가 되어 있는 상태에서 i_cpu_write 요청이 들어오면 그때 wb을 1로 만들겠다는 의미가 맞는지 궁금합니다.)
아직 해석이 완벽하지 않아 내용 정리 및 전달이 미흡한점 죄송합니다.
답변 1
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네 안녕하세요, 답변 남겨드립니다.
cpu_we이 1인 경우 CPU에서 (읽기를 통해 값을 비교하여 바꾸는 작업이 아닌) 쓰기 작업에 대한 요청을 보냈기 때문에 Main Memory에 값을 쓰기 위한 wb이 반드시 1로 되는게 맞는건지 궁금합니다.
-> 네 맞습니다. 쓰기 작업 요청 시, wb이 1로 되어야 write가 가능해지기 때문입니다.mem_re가 1인 경우 wb이 0이 되는 것이 헷갈립니다.
제가 이해한 Write Back은 쓰기 Main Memory에 데이터를 저장하는 것이기 때문에 mem_re 즉, 읽기 요청이 왔을 때 쓰는 행위가 같이 일어나면 안되는 것이라서 그런것인지 궁금합니다. (추가로 다른 이유가 있는지 궁금합니다.)
-> 이것도 맞습니다. re가 read enable이기 때문에 메모리가 읽히는 과정에서 Write back이 일어나면 안되기 때문입니다.mem_we가 1인 경우 memory에 Data를 써야하기 때문에 i_cpu_wirte에 값을 전달 받는 것이 아니라 1이 되어야 하는게 아닌지 궁금합니다.(i_cpu_write가 0인데 mem_we가 1인 상태가 궁금합니다. => 그냥 메모리에 쓸 준비가 되어 있는 상태에서 i_cpu_write 요청이 들어오면 그때 wb을 1로 만들겠다는 의미가 맞는지 궁금합니다.)
-> 이것도 맞는데요, 정말 잘 이해하시네요! 실제로 메모리 쪽에서도 쓸 준비가 되고, CPU에서 요청이 들어와야 write back 될 수 있습니다.
그래서 조건문에 i_cpu_write 를 and 치고, 1을 <= 으로 넣어주는것도 하나의 방법이 될 수 있습니다.
코드가 있는 그대로 해석하면 되는 것이기 때문에 해석을 잘 하셨으며, 해석에 포함된 의미 또한 추측하신바가 맞습니다.
또 궁금한 점이 있다면 질문주시기 바랍니다!
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