수업 내용중 질문드립니다.
안녕하세요. 질문이 있어서 글씁니다.
1번 : lwIP Echo Server 구현 - 1페이지에서 언급하는
(출처 : LwIP Applications For the Arty
Evaluation Board)
2번 : lwIP Echo Server 구현 - 6페이지에서 언급하는
DDR3를 사용하는 이유는 Xilinx에서 제공하는 lwip Echo Server Templates 코드에서 Microblaze Processor가 I-Cache,
D-Cache를 사용하도록 설정되었기 때문입니다. (105페이지의 HW Design Block을 참고하세요)
3번 : lwIP Echo Server 구현 - 7 페이지에서 언급하는
(Memory Interface Generator에 관한 자세한 내용은 전자문서
“Verilog를 이용한 FPGA 활용2 – DDR Controller” 에 자세히 나와 있으니 참고하시길 바랍니다.
위의 3가지 질문에 대한 자료는 어떤 자료를 말씀하시는 건가요?
답변 1
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안녕하세요
1) 자료실에 "microBlaze_manual.zip" 파일을 다운로드 받으셔서 압축을 풀면 "7A35T_Arty_lwIP_EthernetLite_VIV2015_2.pdf" 파일이 있습니다. 해당 파일의 17페이지 내용입니다. 해당 파일을 전체적으로 보시는 것이 도움이 많이 됩니다.
2) 105 페이지가 아니고(오타입니다) 120페이지에 나와 있는 HW Design Block을 의미합니다.
3) DDR Controller를 구성하는 MIG (Memory Interface Generator)에는 많은 옵션들이 있습니다. 본 강의에는 간략하게 설명되어 있는데, Verilog FPGA Program 3 (DDR Controller, Arty A7-35T) 강의는 주 내용이 DDR Memroy Controller를 구현하는 것이기 때문에 옵션들이 자세히 설명되어 있습니다.
강의 내용들이 업데이트 되면서, 강의 제목도 변경이 되었습니다. 이러한 부분들이 제대로 반영되지 못한 점 양해 부탁 드립니다.
감사합니다 ~!!
uvm config db에 대해 궁금한 점이 있습니다.
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