Verilog FPGA Program 3 (DDR Controller)

본 강의는 DDR Memory Arbiter를 구현합니다.

설계독학맛비와 함께! FPGA의 기본 지식과 HW 가속기 설계 경험을 쌓아봅시다.

FPGA에서 LVDS(Serdes)를 구현합니다.

이 강의를 통하여 수강생들은 Zynq 보드를 활용하여 Verilog를 구현하는 내용을 배우게 됩니다.

Season 1이 실력 점검과 기본기 다지기였다면, Season 2는 오직 '합격과 이직'을 위한 실전 압축 훈련입니다. 단순한 문법이나 게이트 레벨을 넘어, 실제 대기업/외국계 현업과 코딩 테스트에 빈출되는 최상위 고난도 모듈(CDC, 동기/비동기 FIFO, AMBA APB, SPI, I2C, FIR 필터 등)을 직접 설계해 봅니다. 면접관의 꼬리물기 압박 질문에도 흔들리지 않는 단단한 설계 역량이 필요하신가요? 지방대에서 외국계 반도체 기업으로 이직을 이뤄낸 ETA의 모든 실전 노하우와 코딩 테스트 끝판왕 문제들을 이 강의에 모두 담았습니다. 마지막 시즌, 당신의 이직 프리패스를 완성해 보세요.

본 강의는 DDR Memory Arbiter를 구현합니다.

RISC-V 명령어의 동작 원리에서 출발하여 5단 파이프라인 구조의 32비트 CPU를 직접 설계하고, Verilog RTL 구현부터 시뮬레이션 검증, FPGA 실물 실행까지 완성하는 실전 CPU 설계 과정입니다. RV32I 40개 명령어 중 CPU의 핵심 구조를 학습하는 데 필요한 14개 명령어를 선정하여 TinyRV32I를 단계적으로 구축합니다. 데이터패스, 파이프라인 레지스터, ALU와 제어회로, Branch, Hazard, Stall·Flush, Memory-Mapped I/O 등 실제 CPU를 구성하는 핵심 구조를 직접 설계하고 검증합니다. 강의에 사용되는 Verilog RTL, Testbench, Assembly 프로그램, Memory Image, FPGA 제약 파일을 제공하며, 최종적으로 Arty S7-25 FPGA에서 자신이 설계한 CPU로 실제 프로그램을 실행합니다. 본 과정은 여기서 끝나지 않습니다. TinyRV32I를 통해 CPU의 핵심 구조를 완성한 뒤, 후속 과정에서 RV32I 40개 명령어 전체를 지원하는 Full RV32I CPU로 확장하는 단계적 CPU 설계 시리즈로 이어집니다.

UART는 가장 기본적이며 널리 활용되는 시리얼 통신 방식으로, FPGA 설계를 처음 접하는 입문자에게 매우 적합한 학습 주제입니다. 본 강의에서는 UART의 통신 원리와 프레임 구조를 상세히 이해하고, 이를 기반으로 RTL(Register Transfer Level) 설계를 통해 송수신 로직을 직접 구현해보는 과정을 진행합니다. FPGA 상에서 UART를 구현함으로써 디지털 회로 설계 능력을 체계적으로 키우고, 시뮬레이션 및 검증을 통해 실제 하드웨어 수준에서 동작을 확인하는 경험을 쌓을 수 있습니다. 또한 Soft Processor인 MicroBlaze와 Xilinx UART IP를 활용한 방식도 함께 학습하여, 프로세서 기반의 시스템 설계 흐름 및 인터페이스 구성을 폭넓게 이해하게 됩니다. 이를 통해 논리 설계와 프로세서 설계를 아우르는 포괄적인 개발 역량을 갖출 수 있습니다.

CPU와 RISC-V를 공부하다 보면 명령어의 기능은 이해했지만, “이 명령어들이 실제 하드웨어에서는 어떻게 실행되는가?”, “직접 설계한 CPU가 정말 올바르게 동작한다고 어떻게 확인할 수 있는가?”라는 지점에서 어려움을 느끼게 됩니다. 시중의 많은 자료가 ISA 설명이나 간단한 CPU 예제에 머무르고, 완성된 IP를 사용하는 경우도 많아 CPU를 직접 설계하고 검증하여 실제 FPGA에서 프로그램을 실행하는 전체 과정을 경험하기는 쉽지 않습니다. 저는 시스템반도체 분야에서 오랜 기간 연구개발과 사업을 경험하고, 현재 대학에서 반도체 설계와 FPGA를 교육하면서 이러한 학습의 간극을 많이 보아 왔습니다. 그래서 이 과정은 완성된 CPU를 제공하고 동작만 확인하는 방식이 아니라, “RV32I 명령어를 실행하려면 어떤 하드웨어가 필요한가?”라는 질문에서 출발하여 CPU 구조를 White Box 방식으로 직접 설계하도록 구성했습니다. Volume 3에서는 Volume 2의 TinyRV32I를 기반으로 RV32I 40개 명령어를 사용하는 Full-Version 32비트 CPU로 확장합니다. 데이터패스와 Decoder, Branch·Jump, Byte/Halfword Memory Access를 확장하고, Forwarding과 Load-Use Interlock을 구현하여 5단 Pipeline이 데이터 의존성을 스스로 처리하도록 합니다. 이어 CSR, Exception, Interrupt, Trap, MRET을 통합하여 정상적인 프로그램 실행뿐 아니라 예외와 외부 사건까지 처리할 수 있는 CPU를 완성합니다. 설계는 RTL Simulation에서 끝나지 않습니다. 실제 프로그램을 CPU에서 실행하고 Spike Reference Model과 결과를 비교하며, RISC-V Architecture Compatibility Test의 목적과 수행·판정 과정을 실제 검증 사례를 통해 학습합니다. 마지막에는 검증한 CPU를 Arty S7-25 FPGA에 구현하여 Switch와 Button의 입력을 받아 프로그램을 실행하고 결과를 LED로 출력하는 것까지 확인합니다. 이 강의가 해결하고자 하는 문제는 단순히 RISC-V 명령어를 더 많이 아는 것이 아닙니다. 명령어 → CPU 아키텍처 → Verilog RTL → Pipeline 제어 → 프로그램 실행 → 표준 기반 검증 → FPGA 실제 동작을 하나의 흐름으로 연결하여, 수강생이 CPU 내부 구조를 근본적으로 이해하고 직접 설계·검증할 수 있는 엔지니어링 역량을 갖추도록 하는 것이 목표입니다.

CPU를 만들겠다고 마음먹으면 대개 회로도부터 찾습니다. 그런데 도면을 펼치는 순간 답할 수 없는 질문이 생깁니다. 이 블록은 왜 여기 있어야 합니까? 레지스터를 읽는 포트는 왜 두 개입니까? 답은 모두 명령어에 있습니다. 명령어가 무엇을 요구하는지 알면 어떤 회로가 필요한지가 정해집니다. 반대 순서로는 되지 않습니다. RISC-V 강의는 이미 여럿 있습니다. 하지만 대부분 슬라이드에 값을 띄우고 "이렇게 됩니다"라고 말한 뒤 넘어갑니다. 수강생은 그 값이 맞는지 확인할 방법이 없습니다. 이 강의는 파이썬 명령어 실행 시뮬레이터를 함께 드립니다. run ADD 라고 치면 그 자리에서 기계어가 조립되고, 32비트가 필드별로 펼쳐지고, 레지스터가 어떻게 바뀌는지 화면에 나옵니다. 교재의 모든 숫자가 이 도구의 실행 결과이며, 여러분 화면에서 똑같이 재현됩니다. 상용 디버거는 라이선스가 필요하고 시뮬레이터는 설치가 벽입니다. 이 도구는 파이썬만 있으면 됩니다. 보드도, 라이선스도, 설치도 필요 없습니다. RV32I 명령어 40개를 하나도 빠뜨리지 않고 직접 실행하며, 회로가 무엇을 해야 하는지 스스로 알아내는 과정입니다.

ASIC에 대한 전반적인 FLOW를 온라인으로 익히고, 한국반도체아카데미 등에서 진행하는 오프라인 교육을 통하여 전체 프로젝트 진행 및 포트폴리오를 만드는 것을 추천합니다.