semisgdh
@semisgdh
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안녕하세요. 설계독학의 맛비입니다.
현) Global Top5 Fabless기업에서 HW IP 설계하고 있습니다.
세상에 없던 그리고 여러분들의 현업 생활에 도움이 되는, "진짜 반도체 설계 실무 강의"를 만들고 있습니다.
설계독학 로드맵과 함께 여러분들의 실력을 키워보아요.
설계독학과 함께할 수 있는 링크입니다. 함께 즐공하고 성장해요!
講義
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- 設計独学맛비's 実戦 Verilog HDL Season 1 (クロックから内部メモリまで)
- 設計独学's Verilogマスター Season 1 (実践コーディングテスト問題で完成するデジタル設計エンジニアのキャリアアップ)
- 設計独学's Verilogマスター Season 1 (実践コーディングテスト問題で完成するデジタル設計エンジニアのキャリアアップ)
- 設計独学's Verilogマスター Season 1 (実践コーディングテスト問題で完成するデジタル設計エンジニアのキャリアアップ)
- 設計独学味比の実戦FPGAを用いたHWアクセラレータ設計(LED制御からFully Connected Layerアクセラレータ設計まで)
投稿
Q&A
환불 문의
안녕하세요 🙂강의 3종 세트 믿고 구매해 주셨는데, 커리큘럼 순서 때문에 혼선이 있으셨군요. 열의를 가지고 시작하셨을 텐데 당황스러우셨을 것 같아 저도 마음이 좀 그렇습니다. 이런 질문도 처음인지라..결론부터 말씀드리면, 질문자님께서도 이미 알고 계신 것처럼 인프런 규정상 강의 자료를 받으셨거나 수강률이 5%를 넘기면 제가 시스템적으로 환불을 승인해 드릴 방법이 없습니다.하지만 이번에 구매하신 '마스터 Season 1'은 제가 실무 설계 감각을 키울 수 있도록 정말 공들여 만든 강의입니다. 지금 당장은 순서가 조금 꼬인 것 같아도, Season 1(기초)이랑 병행하시거나 기초를 떼고 나서 이어서 보시면 실력 향상에 큰 도움이 될 핵심 코스라고 생각이 들어요.질문 답변 게시판에서 에타님과 제가 끝까지 서포트해 드릴 테니, 이번 기회에 제대로 한번 완강해 보시는 건 어떨까요? 공부하다 막히는 거 있으면 언제든 질문 남겨주세요.감사합니다.
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Q&A
비바도리눅스설치
안녕하세요 🙂 (휴가중이라 답이 늦었습니다. 죄송합니다)(사진)둘 중 하나를 선택하셔서 보시면 됩니다.2022.2 이후 버전은 2번을 따라가시면 되고2020.2, 2021.1, 2021.2 버전은 3번을 따라가시면 되겠습니다.즐공하세요 🙂
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Q&A
전체path복사넣기
안녕하세요 🙂Vim editor tool 사용 방법을 익히시면 자연스럽게 해결 되실 것 같은데요. (text 편집이라서)만약에 vim editor tool 이 불편하시면, gui 환경에서도 가능합니다.vi 대신, "gedit" 로 바꿔서 편집하셔도 될 것 같아요.gedit 명령어를 쳤을때, tool 이 없다고 나오시면sudo apt-get install gedit이후에, 다음 명령어로 편집을 시도해보셔도 됩니다.gedit /root/.xilinx/install_config.txt즐공하세요 🙂
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Q&A
Vivado 2025.2 리눅스 설치 후 실행 에러와 솔루션 (libxv_commontasks.so)
안녕하세요!설치 과정 중에 해당 업데이트는 존재했던 것으로 기억하는데요. 그래도 원인 파악과 함께 솔루션까지 남겨주셔서 감사합니다. 크게 되실꺼에요.즐공하세요!!
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Q&A
vitis 설치엣 alveo kria versal 등 옵션을 끄고 설치를 했습니다.
안녕하세요 🙂alveo, kria, versal 는 Xilinx 에서 제공하는 FPGA Board 계열들입니다.현 강의에서는 Zybo board (Zynq) 를 사용중이라서 아무 문제 없어보여요.용량을 아낄 수 있는 방법중에 하나겠네요. (나중에 저런 보드까지 섭렵? 하지 않겠다고 하시면요 ㅎㅎ)즐공하세요!!
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Q&A
explorer.exe오류
스스로 해결하셨다니 다행입니다.그리고 해결 방법 또한 남겨주셔서 감사합니다!!크게 되실거에요. 즐공하세요 🙂
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Q&A
mobaxterm설치오류
해결이 되셨기를 바래요!
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Q&A
vitis 설치 관련 질문 있습니다!
안녕하세요 🙂FPGA 강의는 Windows 환경에서 진행했습니다. 초기에 드라이버를 잡는 부분이 WSL 에서는 어렵더라고요. 그래서 Windows/WSL 이렇게 두개가 설치되실꺼에요 (가능은 합니다. 다음링크 참고해주세요)버전에 따라서 어떤 문제가 있을지 몰라서, 그 부분이 대응이 어려울 것 같아요. 하지만 버전이 달라졌다고 해서, FPGA 를 사용하는 과정이 변함은 없으리라 생각합니다.무난하게 따라오시려면, 강의와 버전을 맞추시는 것을 추천드려요.FPGA 관련 강의는 Windows 로 생각하고 있습니다. 올해 FPGA S2 가 나올 예정인데요. 똑같이 Zybo board base 이고, Windows 에서 진행예정이에요.즐공하세요!
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Q&A
22장 vaild/ready
안녕하세요 🙂먼저 해당 조건에 대해 반대로 생각해보면, 이해에 도움이 될 거 같아요.이 수식을 뒤집어 생각해보면 더 명확합니다. (not 을 취해보죠) assign s_ready = ~m_valid | m_ready; // s_ready 가 0 이 되는 경우를 생각해봅시다.s_ready가 0이 되는 시점은 m_valid = 1 && m_ready = 0 일 때뿐입니다. 즉, "내가 내보낼 데이터가 꽉 차 있는데(m_valid=1), 다음 녀석이 못 받겠다고 버티는 경우(m_ready=0)" 에만 비로소 앞단에 "나도 더 이상 못 받아!"라고 s_ready = 0을 치는 것이죠.이것이 바로 Back-pressure의 핵심입니다. 따라서, 원래의 의미로 생각을 해보면,~m_valid: "내 마지막 칸이 비어있으니, 일단 밀어 넣어라." 또는 ( "|" or 기호 가 있으니까)m_ready: "내 마지막 칸이 차 있어도, 다음 녀석이 가져갈 거니까 한 칸씩 전진 가능하다. 그러니 밀어 넣어라."의 의미로 s_ready 가 1 이 됩니다.이해에 도움이 되셨기를 바래요.즐공하세요 🙂
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Q&A
./build시, waveform 'divide color' 사용
안녕하세요 🙂강의 영상을 촬영할때, 전부 "./build" 를 통해서 제작했습니다.tool 관련해서 버튼이 왜 막혀있는지는 모르겠네요. 지금 다시 해봤는데 저는 풀려있습니다. 강의때 사용했던 버전은 2020 이었고, test 는 2024 로 했어요.(사진)
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