다좋은데 sv를 모르는 상태에서 테스트벤치를 하려니 아쉬운 느낌이 듭니다.  일반적인 vivado상에서 testbench로도 보여주셨으면 합니다..!!

miro11

설계독학과 함께 Verilog HDL을 이용하여 SoC Bus의 기본이 되는 AMBA AXI4 설계와 VIP 검증 경험을 쌓아봅시다!

설계독학맛비

인프런 10주년! 사랑주간 전체 할인

설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)

miro11님, 의견 남겨주셔서 감사합니다.
해당 강의는 AXI 구조와 실제 설계 흐름을 중심으로 설명하다 보니, SV 기반 테스트벤치를 전제로 진행된 부분이 있습니다. 이 점은 강의 성격상 선택한 방향이었던 만큼 참고해서 들어주시면 좋겠습니다.
AXI 자체의 동작과 구조를 이해하는 데 초점을 맞춰 수강하시면 남은 내용도 도움이 되실 거라 생각합니다. 
즐공하세요.

반도체

verilog

fpga

amba

임베디드

Let's build AMBA AXI4 design and VIP verification experience, foundational to SoC Bus, through self-study of design with Verilog HDL!

semisgdh

입문

초급

중급이상

베릴로그 HDL

Verilog HDL

필드 프로그래머블 게이트 어레이

FPGA

Embedded

Design Self-Study Flavor's Practical Verilog HDL Season 2 (Complete Mastery of AMBA AXI4)

Before starting 설계독학맛비's Verilog HDL Season2

Mastering Valid/Ready Handshake Design, Fundamental to Data Transmission

Mastering Essential Buffer and FIFO Design for Smooth Data Transfer

Mastering theory and verification environment for AXI4 Interface design

Mastering AXI4-Lite Design

Mastering AXI4-Stream Design

Conquering AXI4 Design (feat. things every design engineer must know!!)

Memory copy IP. Designing DMA (Direct Memory Access).

[Project] Let's port ""Matbi Mem copy IP"" onto FPGA! (Operation and Performance Check)

Concluding