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2024.11.02
[18장] HW 시뮬레이션 오류
안녕하세요 🙂이 이슈가 꽤 있으시네요.혹시 사용중이신 Vivado 버전이 어떻게 되실까요?저는 2022.1 하고, 2024.1 에서 test 를 해봤는데, 잘 되었습니다.
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2024.10.30
RDMA 코드 질문
안녕하세요 🙂 "다음 transaction의 ARLEN이 셋팅된다" 하셨는데 어떻게 셋팅 되는건지 관련 코드를 못찾겠습니다..!"fifo_read_r 이 뜸으로 인해서 FIFO 에서 다음 transaction 을 위해서 값을 셋팅한다. 입니다.코드는 433,434 를 참고 부탁드립니다. (사진)
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2024.10.27
왜 여기서 안넘어가는건가요..?
안녕하세요 🙂 권한 문제 같아보이고요. 다음 링크 참고 부탁드려요.https://www.inflearn.com/community/questions/1017204/build-%EA%B6%8C%ED%95%9C즐공하세요 🙂
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2024.10.25
[FPGA 5장] WSL build vivado error
안녕하세요 🙂 어.. 캡쳐해주신 그림만 보았을때는 잘 모르겠는데요.배포해드린 코드에서, 수정하신 부분이 있을까요? 수정 부분을 비교해보셔야 할 것 같아요.
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2024.10.23
axi4 bus의 data bit width 관련
안녕하세요 🙂Read channel 과 Write channel 은 서로 독립적으로 존재하는데요.AXI4 Bus Data Width 는 따라서 64b 으로 표현하시는게 맞습니다. (R : 64b, W : 64b 으로 말하고요. 합쳐서 128b? 이라고 표현은 잘 안하는 것 같아요)시즌 1에서는 난이도가 쉬운 방법이라, 순차적이었어요.원래는 현업가시면, full performance 를 위해서 동시 사용 설계가 올바른 방향이라고 생각합니다. (그만큼 어렵겠지만..?! 그래서 실력을 키워야겠죠..?!!)즐공하세요 🙂
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2024.10.23
combinational, sequential 로직을 같은 always 문에 쓰는 경우와 분리하는 경우의 차이
안녕하세요 🙂(잘 분리하시면) 분리하는 것과 분리하지 않은 것의 HW 로직의 변경사항은 없을 것 같아요.여기서 잘 분리해야한다의 의미는, 분리한 것과, RTL 결과 적으로 (진리표, 로지컬) 완벽하게 같음을 보장해야한다는 뜻입니다.보통 분리해서 설계하시면, dummy 로직이 생길 확률이 적을 것 같아요.결국 잘 분리 되었다는 가정이면, 다음과 같은 이유를 들 수 있어요.가독성: Combinational 로직과 Sequential 로직을 명확하게 분리하면 코드가 더 직관적이어서, 설계 의도를 명확히 파악할 수 있습니다. 예를 들어, nxt_a와 a를 구분하여 사용하는 방식은 설계가 더욱 체계적으로 보일 수 있습니다.디버깅 및 유지보수: 버그가 발생했을 때, 상태 저장 부분과 로직 계산 부분이 분리되어 있으면 문제를 추적하거나 수정하기가 쉽습니다.그러한 이유로 지양하라고 하신게 아닌가 생각이 들어요.즐공하세요 🙂
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2024.10.23
AXI stream 관련 질문
안녕하세요 🙂 바로 답변드릴께요. 네 맞습니다. data 전송의 무결성을 보장하기 위함입니다.질문을 정확하게 이해하지 못했는데요. ready/valid handshake 를 사용하지 않겠다는 뜻인 걸까요?그렇다면, 설계자 마음대로 하시면 됩니다. 다만 설계자가 data 전송을 보장해야합니다.stream I/F 는 기본적은 ready/valid handshake 를 base 로 하고, 최소한 Xilinx 진영에서는 잘 사용합니다. PL 내부에서 잘 사용해요.즐공하세요 🙂
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2024.10.23
Image 인식 가속 모델을 설계하려면
안녕하세요 🙂 재밌는 프로젝트 같습니다! 당연히 쉽지 않은 프로젝트이고요. 많은 지식이 필요해보입니다.답변드릴께요.네 이해하신게 맞습니다. 다만, AXI4-Lite 라고 하는 저속 I/F 를 사용하였고요. Core 의 연산시간 보다는 data loading 하는게 performance bottle neck 이 되실겁니다.이 부분을 해결하기 위해서 DMA 라는 모듈을 설계하실 줄 알아야하고요. 해당 강의는 Verilog S2 에 있습니다. 하지만 현업 레벨 4년차 이상을 타겟으로 했음으로, 난이도 측면은 판단 부탁드립니다.구현하는 방법도 여러가지가 있을 것 같습니다. 하나의 엔진을 돌려서 쓰는 방법이 있을 것 같고요. 그러면 각 layer 마다 pipe line 은 깨지겠지만, 대신 적은 resource 로 결과물을 만들어 내실 수 있을 것 같아요.자세한 부분은 직접 부딪혀 보시면서 찾으셔야 할 것 같아요.즐공하세요 🙂
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2024.10.11
소켓통신 DMA
안녕하세요 🙂 찾으시는게 맞는지 모르겠는데요.UART data 를 입력받아서, 그대로 메모리에 올리는 과정은 FPGA S1 에서 다루고 있습니다.C code 상에서 UART 의 입력을 변수에 저장하는 행위가 DDR 에 data 를 Write 하는 행위이고요.당연히 그 변수를 사용하는 행위가 DDR 에 data 를 Read 하는 행위입니다. (캐쉬를 무시한다는 가정)AXI4-Lite 를 통해서 HW 영역의 BRAM 까지도 data 를 넣도록 강의를 구성했어요.즐공하세요 🙂 (사진)
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2024.10.11
HW 가속기 5장 질문입니다.
안녕하세요 🙂 동일 질문을 받았어서, 여기 확인해보시겠어요?https://www.inflearn.com/community/questions/313865/hello-matbi-world-%EC%8B%A4%EC%8A%B5%ED%8E%B8-%EC%A7%88%EB%AC%B8%EC%9E%85%EB%8B%88%EB%8B%A4즐공하세요 🙂
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