systemverilog 는 처음 배워보는데 되게 대학강의 같고 좋네여!! 그동안 Verilog 만 하다가 이번에 Systemverilog 한 번 해보는게 어떻겠냐고 얘기 들어서 찾아보다 강의 듣게 되었는데 너무 좋아요! 다른 강의도 몇몇 들어봤는데 약간 가볍게 interface 다 class 다 이런것들만 잠깐잠깐 알려주시는데 이거는 세세하게 내용 다 다뤄주셔서 나중에 궁금한거 있으면 여기 목차서 찾아서 그 부분만 다시 들어봐도 좋을 거 같아여 약간 학원 강의보다는 진짜 대학 원서느낌?? 다 짚어주시기도 하구 또 그중에서 중요한것만 또 짚어주셔서 나중에 모르는거 찾아보기도, 또 배운거 바로 써먹기두 좋은 것 같아요ㅕ 그냥 개념 나열만 따다닥 하는게 아니라 시작할 때 이런 구조고 이런 역할 한다 짚어주셔서 개념 듣는 도중에도 아 대강 이런 내용이구나 이런 기능 하겟다 짐작이 가서 더 듣기 좋았던 것 같아요 basic 이라 하는데 사실 basic 아닌거 같구 ㅋㅋㅋ 예제도 설명 자세히 나와있어서 그래도 혼자서 testbench 하나 작성해서 돌려보고 또 시뮬레이션도 돌리는 방법도 자세히 설명해주셔서 너무 좋았구 스크립트도 있어서 너무 좋았어요!! 나중에 여기서 다른 기능들이나 시퀀스?? BFM??? 이런거 추가해서 돌려보고 coverage 도 높여보고 하면 basic 은 졸업 할 것 같아여 ㅎㅎ 당장 디자인 하나 주시고 testbench 작성하는 건줄 알았는데 그래도 design 이 뭔지 설명도 있고 또 apb 가 뭔지 completer 가 뭔지 이런것도 적혀있어서 대강 아 이거 검증하란거구나 알 수 있어서 되게 좋았구, 또 강의에서 모르는거 생겨서 질문 드렸는데 되게 자세히 설명 주셔서 감사했어요! 저는 강의 완전 추천!! 만족합니다 ㅎㅎ 주변에도 소개 조금 했어용ㅇ!!!! 전자과 특히 verilog 공부하신 분들께는 굳이 systemverilog 안하시더라도 verilog 공부 용으로도 좋을 거 같아요 실습 자료에 verilog 코드도 있음!!