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설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)

설계독학과 함께 Verilog HDL을 이용하여 SoC Bus의 기본이 되는 AMBA AXI4 설계와 VIP 검증 경험을 쌓아봅시다!

(4.9) 수강평 48개

수강생 572명

난이도 중급이상

수강기한 무제한

설계독학맛비

반도체

verilog

fpga

반도체

verilog

fpga

질문

고민있어요

스터디

미해결
13강에 언급된 강의 내용 질문
안녕하세요 맛비님. 혹시 13강 40초쯤 AXI4-Lite를 Season1에서 다루었다고 나왔는데 혹시 Season1 몇강인지 여쭤볼 수
verilog-hdl
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amba
먹구름
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4일 전
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20
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미해결
22장 vaild/ready
22장 4m쯤 Module 부분입니다. s_ready를 보면m_val
verilog-hdl
fpga
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amba
2023111762
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한 달 전
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70
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미해결
output, reg 선언
안녕하세요 🙂설계독학맛비님이 작성하신 코드를
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amba
2023111762
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2달 전
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미해결
gvim
안녕하세요 🙂 veri
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amba
2023111762
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2달 전
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미해결
fifo의 stall과 퍼포먼스 드랍
암바 강의 25장 6분 10초 질문드려요.hw의 stall은 empty와 full이 발생될 때 일어난다 하셨는데, 강의에서 예시로 들어준,<p style=
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amba
miro11
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3달 전
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미해결
Design Valid I/F
HDL 22장 8분 쯤에Design Valid I/F를 Season1에서 했다고 했는데어디서 했을까요?
verilog-hdl
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amba
achieve12345
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7달 전
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미해결
valid/ready 스트림 구조 관련 질문이 있습니다!
안녕하세요 맛비님! 개인 실습 중 질문이 있어 질문드리게 된점 양해부탁드립니다. 먼저 현재 실습
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amba
작성자 없음
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7달 전
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미해결
IDLE state의 시점관련
안녕하세요 🙂 안녕하세요, 맛비님
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amba
강현수
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7달 전
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미해결
skid buffer의 handshake 방향이 반대로 되어 있는 이유
안녕하세요 🙂[1. 질문 챕터
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amba
김철수
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7달 전
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미해결
[wdma] AWLEN_w의 값이 1일 경우 r_burst_cnt_w와 AWLEN_w의 async 인한 bready 발행X 이슈?
안녕하세요 맛비님🙂정말 하나부터 열까지 많이 배우고 있습니다 !맛비님께서 공사가 다망하
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amba
axi
작성자 없음
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7달 전
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해결
system verilog 사용이유.
안녕하세요! 해당 모듈에 대한 테스트벤치 코드를 system verilog 코드로 구현하셨는데 특별히 이유가 있는지 여쭤보고 싶습니다! <p st
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amba
info
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8달 전
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미해결
AXI_VIP 사용 시 glitch 발생
안녕하세요 🙂안녕하세요, 맛비님 강의 잘 듣
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pjhyun0546
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8달 전
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미해결
왜 배속이 안되요?
막아 놓으신건가요?*인프런 운영에도 질문 넣었습니다.
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영듀카피바라
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8달 전
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미해결
다이어그램 이해
안녕하세요 🙂[1. 질문 챕터
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amba
김수진
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8달 전
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미해결
27.[프로젝트-1] Mem copy IP를 FPGA에 올려보기
안녕하세요 🙂[1. 질문 챕터
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amba
2024620043
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9달 전
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미해결
27.[프로젝트-1] Mem copy IP를 FPGA에 올려보기
[1. 질문 챕터] :29:00 <p st
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amba
2024620043
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9달 전
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미해결
[HDL 38장: RDMA 코드 실습편] MOR fifo에서 "ARLEN_r" 존재의 이유가 궁금합니다
안녕하세요 맛비님, 항상 좋은 강의 감사드립니다.AXI를 혼자 공부하기 정말 어려웠는데, 강의가 많은 도움이 되고 있어 앞으로도 더 advance 강의가 기다려지
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amba
유승재
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9달 전
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미해결
[HDL 35장 AXI-Stream I/F 실습편] sync_fifo 사용 이유
안녕하세요 🙂[HDL 35장
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유승재
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9달 전
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미해결
예외처리 관련 질문
안녕하세요 🙂[1. 질문 챕터
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amba
tyty09171007
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9달 전
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미해결
AXI의 ID의 역할은?
안녕하세요 맛비님 강의를 수강하는 학부생입니다.[1. 질문 챕터] : <e
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방지석
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10달 전
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