설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
설계독학과 함께 Verilog HDL을 이용하여 SoC Bus의 기본이 되는 AMBA AXI4 설계와 VIP 검증 경험을 쌓아봅시다!
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[HDL 32장-2부] 참고 링크 관련
안녕하세요 🙂[1. 질문 챕터
verilog-hdlfpga임베디드ambaxo
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10일 전
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- 미해결
[HDL 22장] F/F CE 관련 질문
안녕하세요 🙂[1. 질문 챕터
verilog-hdlfpga임베디드ambaxo
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23일 전
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- 미해결
13강에 언급된 강의 내용 질문
안녕하세요 맛비님. 혹시 13강 40초쯤 AXI4-Lite를 Season1에서 다루었다고 나왔는데 혹시 Season1 몇강인지 여쭤볼 수
verilog-hdlfpga임베디드amba먹구름
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2달 전
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- 미해결
22장 vaild/ready
22장 4m쯤 Module 부분입니다. s_ready를 보면m_val
verilog-hdlfpga임베디드amba2023111762
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3달 전
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- 미해결
output, reg 선언
안녕하세요 🙂설계독학맛비님이 작성하신 코드를
verilog-hdlfpga임베디드amba2023111762
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3달 전
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- 미해결
gvim
안녕하세요 🙂 veri
verilog-hdlfpga임베디드amba2023111762
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3달 전
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- 미해결
fifo의 stall과 퍼포먼스 드랍
암바 강의 25장 6분 10초 질문드려요.hw의 stall은 empty와 full이 발생될 때 일어난다 하셨는데, 강의에서 예시로 들어준,<p style=
verilog-hdlfpga임베디드ambamiro11
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4달 전
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- 미해결
Design Valid I/F
HDL 22장 8분 쯤에Design Valid I/F를 Season1에서 했다고 했는데어디서 했을까요?
verilog-hdlfpga임베디드ambaachieve12345
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8달 전
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- 미해결
valid/ready 스트림 구조 관련 질문이 있습니다!
안녕하세요 맛비님! 개인 실습 중 질문이 있어 질문드리게 된점 양해부탁드립니다. 먼저 현재 실습
verilog-hdlfpga임베디드amba작성자 없음
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8달 전
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- 미해결
IDLE state의 시점관련
안녕하세요 🙂 안녕하세요, 맛비님
verilog-hdlfpga임베디드amba강현수
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8달 전
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- 미해결
skid buffer의 handshake 방향이 반대로 되어 있는 이유
안녕하세요 🙂[1. 질문 챕터
verilog-hdlfpga임베디드amba김철수
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9달 전
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- 미해결
[wdma] AWLEN_w의 값이 1일 경우 r_burst_cnt_w와 AWLEN_w의 async 인한 bready 발행X 이슈?
안녕하세요 맛비님🙂정말 하나부터 열까지 많이 배우고 있습니다 !맛비님께서 공사가 다망하
verilog-hdlfpga임베디드ambaaxi작성자 없음
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9달 전
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- 해결
system verilog 사용이유.
안녕하세요! 해당 모듈에 대한 테스트벤치 코드를 system verilog 코드로 구현하셨는데 특별히 이유가 있는지 여쭤보고 싶습니다! <p st
verilog-hdlfpga임베디드ambainfo
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9달 전
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- 미해결
AXI_VIP 사용 시 glitch 발생
안녕하세요 🙂안녕하세요, 맛비님 강의 잘 듣
verilog-hdlfpga임베디드ambapjhyun0546
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9달 전
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- 미해결
왜 배속이 안되요?
막아 놓으신건가요?*인프런 운영에도 질문 넣었습니다.
verilog-hdlfpga임베디드amba영듀카피바라
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9달 전
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- 미해결
다이어그램 이해
안녕하세요 🙂[1. 질문 챕터
verilog-hdlfpga임베디드amba김수진
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10달 전
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- 미해결
27.[프로젝트-1] Mem copy IP를 FPGA에 올려보기
안녕하세요 🙂[1. 질문 챕터
verilog-hdlfpga임베디드amba2024620043
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10달 전
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- 미해결
27.[프로젝트-1] Mem copy IP를 FPGA에 올려보기
[1. 질문 챕터] :29:00 <p st
verilog-hdlfpga임베디드amba2024620043
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10달 전
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- 미해결
[HDL 38장: RDMA 코드 실습편] MOR fifo에서 "ARLEN_r" 존재의 이유가 궁금합니다
안녕하세요 맛비님, 항상 좋은 강의 감사드립니다.AXI를 혼자 공부하기 정말 어려웠는데, 강의가 많은 도움이 되고 있어 앞으로도 더 advance 강의가 기다려지
verilog-hdlfpga임베디드amba유승재
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일 년 전
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- 미해결
[HDL 35장 AXI-Stream I/F 실습편] sync_fifo 사용 이유
안녕하세요 🙂[HDL 35장
verilog-hdlfpga임베디드amba유승재
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일 년 전
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