안녕하세요 강사님, 항상 열정적으로 강의해주셔서 감사합니다. 다름이 아니라, 온도센서 구현 중에 발견한 문제점으로 질문을 남기게 되었습니다.Ds18b20_Init(); 함수를 호출하기 전과 후를 비교해서 강의에서 보는 바와 같이 Address[0] ~ [7] 까지의 값이 실시간으로 0에서 다른 값으로 바뀌어야 되는데, Live expressions로 본 결과 바뀌지 않고 있습니다.사실, 온도 센서를 모듈과 결합할 때 피복을 벗겨낼 필요 없이 핀으로 되어있었다는 것을 뒤늦게 알아서 Vcc, GND, DAT 선 모두 구리선 몇 가닥으로 연결된 상태입니다. ㅠㅠ코드는 강의 그대로 따라서 오류 없이 작성한 상태인데, HW 모듈 자체 문제인지, 모듈과 온도 센서와의 접합 부분의 문제인 것인지, 소스코드 문제인지, 정확한 디버깅이 어려운 상태입니다.참고로, PA3은 DAT 핀, Vcc는 3.3V, GND는 GND 핀에 연결해둔 상태입니다. ioc 클락 설정은 (8-1), 0xFFFF이며, PLL을 사용하지 않고 HSI 그대로 받아서 사용 중입니다.             

안녕하세요 실전 AI HW 강의 11 장 보고 있는데 해당 장 강의에서 의문이 드는 점이 있어 질문드립니다. 6분 25초쯤에 Depthwise Separable Convolution은 Feature Map의 크기와는 상관없다. 그래서 Input과 Output Feature Map Size는 적지 않았다고 말씀하셨습니다. Input과 Ouput Feature Map의 크기는 동일하다는 '가정'이기 때문에 이와 같은 말씀을 하신건가요? 만약 동일하다면 Depthwise Convolution에 의해 Output Feature Map은 감소해야할 것 같은데 왜 동일해야하는지 의문이 들어 질문드립니다.감사합니다.

안녕하세요 🙂강의 잘 수강하고 있습니다.강의영상과는 다른 simulation관련 질문드리려고 합니다. vivado 프로그램안에서 코드를 바꾸고 파형을 확인하는 방법은 없을까요?코드를 바꿀 때마다 나갔다가 코드 바꾸고 다시 build 실행시키고...번거로운 것 같아서요 가능하다면 testbench와 module 2개 다 수정할 수 있는 방법이 있으면 알려주시면 감사드리겠습니다!!!건강하세요! 

안녕하세요 🙂[1. 질문 챕터] : fpga 외전 1 시계만들기 Chapter 1 2분 9초 퀴즈 4번 부분[2. 질문 내용]cnt flipflop의 변수 출력값이 1억 - 1이라고 하셨는데, 1억이 아닌지 여쭤보고 싶습니다. 보여주신 코드 상에서는 cnt f/f 변수의 출력값이 1억 -1임을 시뮬레이션에서 어떻게 확인하는 것인지 잘 모르겠어서, 아래와 이 d_flipflop 모듈을 추가한 회로도를 사용하여 시뮬레이션을 돌려보았습니다. 그 결과 flip flop의 output 값이 1억이 나타났는데 확인해주시면 정말 감사하겠습니다  [3. 시도했던 내용, 그렇게 생각하는 이유]처음 enable이 켜졌을 때 combinational logic에 의해 d_flipflop의 input 값이 1이 되고, rising edge일 때 해당 값이 저장되므로 첫번째 사이클부터 cnt f/f 변수의 출력값이 1로 나타난다고 생각했습니다. 따라서 1초가 지난 이후에도 출력값이 1억이 될 것이라고 생각했습니다. 해당 회로도를 기반으로 시뮬레이션을 돌려본 결과 입니다. (편의상 100사이클만 수행하였습니다.) 100 사이클 이후 d_flipflop의 outpu이 100으로 나타나므로 퀴즈 4번의 결과 또한 1억이 나올 것 같은데, 1억 -1이 나타나는 이유가 무엇인지 궁금합니다. +) posedge에 enable이 켜지는 상황에서는 posedge 시간에 f/f에 stable한 값이 전달되지 않으므로 첫 사이클에서의 output value가 0임을 확인했습니다. 최종적으로 cnt f/f의 출력값은 99였습니다. 그러나 이때에는 최종적인 cnt 변수 값 또한 99로 나타나므로 만약 퀴즈 4의 가정 상황이 posedge에서 enable이 켜지는 상황이라면 Q3과 Q4의 답 모두 1억 -1이 되어야 할 것 같습니다. 아래는 사용한 코드입니다. 혹시라도 시뮬레이션에서 잘못된 부분이 있다면 알려주시면 감사하겠습니다.  // tb_quiz.v `timescale 1ns/1ps module tb_quiz(); reg clk; reg reset_n; reg enable; wire [31:0] cnt; initial begin clk <= 0; reset_n <= 1; enable <= 0; #50 reset_n <= 0; #10 reset_n <= 1; #50 enable <= 1; #1000 $finish; end always #5 clk = ~clk; quiz DUT ( .clk (clk), .reset_n (reset_n), .enable (enable), .o_cnt (cnt) ); endmodule // quiz.v  `timescale 1ns/1ps module quiz(input clk, input reset_n, input enable, output [31:0] o_cnt); wire [31:0] current_cnt; reg [31:0] next_cnt; always @(*) begin if (enable) begin next_cnt <= current_cnt + 1; end else begin next_cnt <= current_cnt; end end assign o_cnt = current_cnt; d_flipflop u_d_flipflop( .clk (clk), .reset_n (reset_n), .i_value (next_cnt), .o_value (current_cnt) ); endmodule `timescale 1ns/1ps module d_flipflop (input clk, input reset_n, input [31:0] i_value, output [31:0] o_value); reg [31:0] r_value; assign o_value = r_value; always @(posedge clk or negedge reset_n) begin if (!reset_n) begin r_value <= 0; end else begin r_value <= i_value; end end endmodule

안녕하세요 맛비님! 통신 모뎀 회사에 재직중입니다. 블록 디자인 작업(이건 노력, 시간 투자로 실력이 늘거라고 생각하는 중입니다..), AXI 버스, SPI, I2C, Ethernet, UART 를 사용해야 하는 상황이어서 verilog 시즌1, FPGA 시즌1 에 이어서 verilog 시즌2를 듣고 있습니다! 해당 강의 이후에는 fpga 강의에서 추천해주신 워크숍 내용을 공부할 예정입니다. 맛비님 강의에서는 AXI 버스를 사용하는 방법을 배우고 있고 추가로 SPI, I2C, UART, Ethernet 을 사용할 줄 아는 능력을 갖추기 위해서 Xilinx 사 워크숍 내용으로 커버가 될지 궁금합니다! 추가로 추천하시는 공부방법이 있는지 알려주시면 감사하겠습니다 ㅎ

- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. DTC코드에서 충분히 Middle과 High 로 충분히 고장내용을 설명합니다.2바이트로 P0138로 정의합니다.P 파워트레인에서0 표준에서정의한138 산소센서 high voltage그런데 Low byte에서 Fault type Btye가 존재하는데, 위 middle high쪽의 데이터와 내용이 어떻게 다른건지 궁금합니다.  

안녕하세요 맛비님! 해당 강의의 코드를 보면 [0:0] 이렇게 표현되어 있는 부분들이 있는데 찾아본 결과로는 AXI 규격에서 vector 형식을 사용해야 하기 때문에 벡터임을 표현하기 위해서라고 나옵니다.AXI4 stream 규격에 맞추기 위해 1bit임에도 [0:0] 을 붙여서 벡터로 선언되고 있다고 이해하면 될까요?

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================[1. 질문 챕터] : 38장-2부 RDMA 코드리뷰[2. 질문 내용] : 맛비님의 강의와 코드를 토대로 제 스타일의 DMA 코드를 구성해보고 있습니다. 그러던 중, RDMA.v의 코드 중 불필요한 시그널이라고 생각되는 부분이 생겼는데요. 제 지식이 부족한 탓에 필요한 시그널들을 맘대로 없애는 것 아닐까 두려워 질문드립니다. 강의 때 설명해주신 부분인데 제가 듣지 못했던 거라면 정말 죄송합니다...1) ARLEN_R 해당 시그널은 AR 채널의 FIFO에서 R 채널로 출력되는, R 채널에 버스트 길이를 알려주는 시그널인데요. 버스트의 마지막을 체크하는 로직이 RLAST && r_hs 로 이루어지므로 이 시그널은 코드 내에서 전혀 사용되고 있지 않습니다. 그러므로 AR 채널에서 R 채널에 버스트 길이를 알려주는 행위 자체가 의미가 있는지 의문을 갖게 되었습니다. 어떠한 데이터든 FIFO에 넣어줌으로서 empty_n 시그널만 활성화 시켜줘도 전체 transaction이 끝나지 않았음을 R 채널에 알려줄 수 있지 않을까요?2) r_burst_cnt_ralways @(posedge ap_clk) begin if(ap_rst) begin r_burst_cnt_r <= 'b0; end else if (w_s_idle_r | is_burst_done_r) begin r_burst_cnt_r <= 'b0; end else if (r_hs) begin r_burst_cnt_r <= r_burst_cnt_r + 1'b1; end end 위와 같은 맥락으로 현재 transaction의 현재 버스트 횟수를 알려주는 해당 시그널도 특별히 사용되는 부분이 없습니다. 디버깅을 위한 코드일까요...?3) r_hs_data_cntalways @(posedge ap_clk) begin if(ap_rst) begin r_hs_data_cnt <= 'b0; end else if (w_s_idle) begin r_hs_data_cnt <= 'b0; end else if (ar_hs) begin r_hs_data_cnt <= r_hs_data_cnt + burst_len_ar; end endalways @(posedge ap_clk) begin if(ap_rst) begin r_ar_hs_cnt <= 'b0; end else if (w_s_idle) begin r_ar_hs_cnt <= 'b0; end else if (ar_hs) begin r_ar_hs_cnt <= r_ar_hs_cnt + burst_len_ar; end end 해당 시그널은 위 코드에서 보시다시피 r_ar_hs_cnt와 정확히 같은 메커니즘으로 동작합니다. 그러므로 둘 중 한 시그널로 대체가 가능하다고 생각됩니다.

안녕하세요 맛비님, 베릴로그1부터 하드웨어 가속기 설계까지 강의 모두 잘 듣었고 다시 복습하며 공부에 큰 도움이 되고 있습니다. 제가 새로운 노트북을 셋업하는 과정에서 비바도를 잘 설치 완료하였고, 17:58부분도 동일하게 zybo 제외 부분은 0으로 off하였는데, 이번에 zybo가 아닌 다른 보드를 사용하려고 보니 vivado board 리스트에 안뜨는 현상이 발생하더라고요. 혹시 비바도 설치를 완료하고 이 config파일을 수정할 수 있는 방법이 있나요?? 알려주시면 감사하겠습니다!github에서 보드 master 폴더 다운 받은 후 board/하단에 board_files를 생성해주고 master/new/보드 관련 파일들 모두 복사 붙여넣기했습니다. explorer.exe로 열어서 paste하니 권한이 필요하다고 떠서 sudo로 복사해주었습니다. 새로 켰다가 다시 실행해도 보드가 안뜨네요,,https://inf.run/7CWXm 이전에 다른 분이 질문하신 거에 대한 답변으로 path 설정해주면 된다고 답변해주셨는데 안되어서 혹시 제가 잘못 진행한 부분이 있는지 알려주시면 도움이 될 것 같습니다.참고로, 완전 처음 보드를 검색했을 때 뜨다가 갑자기 1초만에 새로고침되면서 사라지고 이후에 아예 안뜨고 있습니다. task-vivado store에는 보드 이름이 있길래 install 해둔 상태입니다. 안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 영상 2:22를 따라하는데 디버거모드에 진입이 되지 않습니다. 

다음 화면을 보면 각 result 값 앞에 index가 있는데요. 저는 항상 이렇게 index 없이 나오더라구요! 혹시 index 표기는 따로 환경설정이 필요한 부분일까요? 뭔가 기본적인 질문을 하는 것 같아 죄송하네요...

안녕하세요1장 Verilog HDL에이어 2장 FPGA강의를 이어 듣고 있습니다. 1장의 경우에는 wsl의 리눅스 환경에서 진행하였고 2장의 경우 윈도우 환경에서 vivado를 진행하고 있는것으로 압니다. 제가 궁금한점은 혹시 1장 Verilog HDL에서 진행중인 시뮬레이션의 경우 2장의 윈도우 vivado 환경에서 진행하여도 무방한가요??

안녕하세요? 강의는 얼마 전에 완강하였는데, 계속해서 반복해서 듣다가 궁금한 것이 있어 이렇게 문의드립니다.혹시 prvExampleTaskHook 함수는 어디에서 호출되는 함수인지 설명 부탁드려도 될까요??

테스트 벤치 작성할 때 time scale`를 작성하지 않아도 되는건가요?작성하지 않을 경우 자동으로 #5같은경우는 5ns로 처리되는건지 궁금합니다.

SRAM에 대한 내용에서 SRAM의 write 동작은 다음 cycle에 메모리에 값이 저장되고, read 동작은 다음 cycle이 아닌 해당 cycle에서 바로 읽어온다고 배웠던 것 같은데,SRAM 기본 모델링 코드로 시뮬레이션을 돌렸을 때 read 동작에서 다음 cycle에 dout에 값이 읽히는 걸 볼 수 있었습니다. cs==1 이면 dout에 '다음 cycle'에 값이 뜨는데, 이 동작은 SRAM 이론시간에 배웠던 "read 동작은 해당 사이클에 바로 읽을 수 있다"라는 내용과 다른 점이 무엇인지 궁금합니다. (물론 코드 상으로는 dout<= mem[ad] 로 작성했기때문에 당연히 그 다음 posedge clk에 값이 업데이트되는게 맞지만,SRAM 이론을 배울 때 들은 내용과 헷갈려서 질문 드립니다.)

CHAPTER4의 Gate logic 내용에서 XOR 게이트를 설명하실 때gate로 표현한 논리회로에서는 worst path를 보면 cap이 더 많이 발생하여 speed도 늦고, power소모도 커진다고 하셨고 pmos와 nmos로 나타낸 회로처럼 설계하면 speed, power, area, cost 에서 더 좋은 결과를 낼 수 있다고 하셨는데 이 두 회로의 차이가 무엇인가요? 결국 둘 다 XOR을 나타내는 회로인 것 같은데 무슨 차이가 있는지 궁금합니다.  

CHAPTER4 의 Gate logic 내용에서 AND게이트가 NAND, NOT을 붙여 6개의 게이트를 쓰게 되고, OR게이트는 OR+NOT게이트를 붙여 6개의 게이트를 쓰게 된다고 말씀하셨습니다.여기서 6개의 게이트를 쓴다는 것이, MOSFET을 6개 사용한다는 뜻인가요? 만약 그렇다면 MOSFET을 게이트라고 부르는 이유가 궁금합니다.

안녕하세요 맛비님! 설계독학 디스코드 커뮤니티 가입했고 멤버십 신청드렸는데 누락된 것 같아서 확인 부탁드리려고 글 작성합니다! verilog1 에 이어서 fpga 1 강의 수강중입니다. 인프런 가입 emailinfo@tobscom.com 커뮤니티 아이디김밥/디지털회로/엔지니어 입니다 ㅎ 확인해주시면 감사하겠습니다. 추가로 개인적인 질문 및 고민이 있어 글을 남기게 되었습니다.회사에서클럭 사용 – 클럭 버퍼가 필요한가 보기UART, 이더넷, 시리얼 인터페이스, SPI 사용하기 (핀맵과 관련 있는 지, IP 생성이 되는 것이고 가져다가 쓸 수 있는 지?AXI 버스 사용하기CPU에 인터럽트 걸고, 주기적으로 프린트 하기SPI 로직 만들고 사용하기 FPGA 핀맵 보기 : xilinx 회사 개발 모뎀에서 핀들을 어떻게 사용하고 있나? 레지스터 맵 이용하기 [회사 통신 모뎀 작성하기]입력 데시메이션 필터출력 인터폴레이션 필터동기 잡기레이트 맞추기복조하기복호하기엔코딩하기변조하기램 사용하기 [상위 CPU 사용하기 - 인터페이스 연결 필요]인터럽트 걸기AXI 버스 사용하기이더넷 연결하기레지스터 읽고 쓰기UART 읽기, 쓰기SPI 쓰고 읽기. 제공하는 것 쓰기마브링크 깃허브에서 가져와서 사용하기와 같은 직무 수행을 할 예정입니다.현재 vitis 에 있는 c 코드는 맛비님께서 제공해주신 코드로 진행 중인데 업무를 본격적으로 맡게 되면 제공해주신 코드 레벨 혹은 그 이상 까지 수행 가능해야 할지 궁금합니다.추가로,,verilog season1 에 이어서 FPGA1 강의 수강중이며, verilog season 2 도 수강 예정인데 위의 내용 중에 맛비님 강의 외에 제가 스스로 커버해야 하는 부분이 어떤 부분일지 알려주시면 정말 감사하겠습니다!저는 uart 외에 이더넷, i2c, ethernet 과 같이 강의에서 다루지 않은 부분들은 따로 공부해야 한다고 생각하고 있었습니다. 맛비님 의견은 어떤지 궁금해서 여쭤봅니다!

안녕하세요Verilog Season1 [HDL 20장] 실습 코드에서true_dpbram 모듈의 input으로reset_n 신호를 따로 넣어주지 않았는데BRAM 메모리 값을 초기화할 필요가 없어서reset_n 신호를 넣지 않으신 건지 궁금합니다! 

- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 자주 묻는 질문에 혹시 답이 있을 수 있어요.- 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.oled 실습 중 발생한 처음 보는 에러인데 어떻게 해결 할 수 있을까요