맛비님 안녕하세요, 항상 바쁘신데 감사합니다.34장 Video 관련 설명 부분에서 Display Blanking Region이 "고속 전송을 위해 휴식이 필요한 부분" 이라고 말씀해주셨습니다. 이 부분이 이해가 가지 않아 내용을 찾아보니, 동기화와 안정성을 위해 필요한 부분이라고 나와있습니다.이것을 생각해보면 저희가 Display에 나올 부분 즉 active region만 딱 보내게 된다면 잘리는 부분도 생길 수도 있고, 예기치 못한 상황이 발생할 수 있어 여유 pixel을 보낸다고 생각하여 동기화와 안정성을 위해 필요한 부분이라는 말은 이해가 갑니다.혹시 고속 전송을 위해 휴식이 필요하다 라는 말을 조금 더 설명 해주실 수 있는지 궁금합니다. 좋은 하루 되세요 !    =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요.WDMA, RDMA 코드를 구성하시는 부분에서 MOR 을 지원하기 위해 각 채널간 별도의 FSM 을 구성하시고, FIFO 를 통해서 채널간의 정보를 전달 해 주신 것으로 확인 하였습니다.현재 구조는 1x1 구조이기에 별도로 ID 를 사용하지 않아 해당 방식으로 구현이 가능한 것으로 보았는데요.만약 nxm 구조를 사용해야 한다면 AR 의 경우 out-of-order 를 지원해야 하기에 별도로 ID 에 대한 정보도 저장을 하고, AR 을 보낸 순서와 R 을 받는 순서가 서로 달라서 FIFO 를 사용하지 못 할 것 같은데... 혹시 해당 상황에서 현업에서는 어떠한 구조...? 를 사용하게 되나요?

맛비님 바쁘신데 항상 감사합니다. DMA를 설계하는 이유는 CPU 즉 프로세서의 개입없이 DATA를 MEM -> I/O, MEM->MEM 등등 이동하기 위해 사용한다고 알고 있습니다. 하지만 29장의 사진을 보면 HW가 SW 개입 없이 직접 Memory에 접근하기 위해서는 DDR가 DMA와 연결된 PATH가 없어 잘못 이해한 것인지 여쭤보고 싶습니다. 이렇게 된다면 HW IP에서 결국 프로세서를 거쳐서 DDR로 넘어가서 DMA의 의도와 반대되는 것이 아닌지 궁금합니다. 좋은 하루 되십시오. =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

바쁘신데 항상 감사드립니다.실습 강의를 들어보면 ready신호가 아래와 같이 할당 되어있습니다.assign ready = m_ready || ~m_valid ; 여기서 궁금한 점은 첫 번째, m_vaild는 skid buffer의 Master에서 줄 data가 없는 상태라고 말씀해주셨는데.skid buffer의 Master란 다른 말에 skid buffer 내로 들어오는 s_data 쪽을 의미하는지 궁금합니다. 두 번째, valid , ready I/F의 정의는 두 signal 모두 1일때만 data 전송이 유효하다고 알고 있는데assign ready = m_ready || ~m_valid ; 위의 코드는 assign ready = m_ready && m_vaild가 아닌 이유가 궁금합니다. 감사합니다.        =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요./build 실행이 안되어 질문 글 남깁니다. 주신 파일을 실행시키려고 하니 이러한 오류가 발생하여 되지 않습니다.chmod 777로 build와 clean모두 권한을 주었는데도 불구하고 안되네요...  vxlog만 실행했을 때는 설치가 잘 된 거 같은데 어디가 문제인지 모르겠습니다..

안녕하세요 맛비님!코드 분석중에 궁금한 점이 있어서 연락드립니다. Top의 Sync FIFO 부분에 의문점이 생기는데요m_valid 신호는 WVALID, m_data 는 WDATA로 나가고 m_ready 신호는 WREADY 신호로 리셋이 걸리고 난 이후 1로 박혀있습니다.  그래서 RDMA 는 잘 동작하지만 WDMA의 AW channel에서 특정한 이유로 AWREADY신호를 아주 오랜시간 받지 못하게 된다면 AW channel에서 handshake가 일어나지 않지만 W channel에 handshake는 계속 일어 난다는 가정이 만들어 졌는데요.. 이렇게 되면 오작동하는게 아닌가 싶어서 여쭤봅니다.

안녕하세요 맛비님!너무 좋은 강의 잘 듣고있습니다.. 감사합니다. 강의를 듣다가 코드를 분석해보는 중 궁금한 점이 생겨서요.코드를 짜기 이전까지 어떤 과정이 이루어 지는지가 궁금합니다...예를들어스펙을 확인하고 파라미터 값이나 제약사항을 생각한다.알고리즘을 생각하고 Function을 지정한다.필요한 Register나 module을 생각한다.이에 필요한 Wire를 지정한다.Stage에 맞는 Diagram을 그린다.등등등 ...Verification...이런 과정이 궁금합니다 ㅜㅜ 맛비님 코드를 볼 때 마다 어떤 과정으로 이런 코드가 완성되었을까 너무 궁금해서 여쭤봅니다. 아직은 뉴비지만 플로우를 알게 된다면 설계를 할 때 생각정리에 큰 도움이 될거같아서요 ㅠㅠ

안녕하세요. 강의 잘 보고 있습니다.Mem copy IP의 연장선으로 dma와 axi lite를 이용한 모듈을 customize 시키고,이 Custom IP를 이용해서 XSA 파일을 만들고 VITIS에서 펌웨어를 만들었습니다.하지만, MAIN함수의 printf 구문이 동작하질 않네요ㅠㅠ (MEM copy IP 예제는 target board-zcu102에서 잘동작합니다 ㅠㅠ).어떤 것을 더 고려해야 할까요?? 구글링해서 tcl파일로 드라이버를 생성하여 xparameters.h , xil_io.h 와 같은 파일은 생성하였습니다.    

안녕하세요 맛비님!설계에 있어서 CDC문제나 metastable문제를 해결하는 것이 중요하다고 알고 있습니다.혹시 이 문제가 디버깅이 오래 걸리는 문제를 초래하기도 하나요? 디버깅 시간과 어떤 연관이 있는지 궁금합니다.디지털 설계에서 신뢰성을 높이기 위해 할 수 있는 방법은 어떤 것이 있을지 궁금합니다!칩설계를 하는 데 있어서, PPA가 중요하다고 알고 있는데 개발하는 제품, 도메인이 어떤 것이든 똑같이 적용되는 것일까요? 예를 들어 드론이나 무기에 들어가는 칩을 만들어도 PPA가 중요한지 궁금합니다. 사실, 질문이 다소 추상적인데... 제가 다니는 학교에 디지털 회로설계를 하시는 교수님이 없어서 맛비님 강의를 듣다가 찾아오게 되었습니다.. ㅠㅠ 답변 주시면 정말 감사하겠습니다.늘 좋은 강의 감사합니다.

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요 맛비님 늘 많이 배우고 있습니다. 날이 급격하게 추워졌는데 감기 조심하시길 바랍니다 😃 다름이 아니라 이렇게 질문글을 남기게 된 건 버스 점유와 관련된 질문이 있어서인데요.아래 사진이 잘 보이실 지 모르겠는데, 하얀색 네모 박스로 쳐져있는 부분에서 READ, WRITE transaction이 일어난 것 같은데 이러면 버스 width를 64bit로 설정해둔 지금(chapter20) 버스의 점유 원칙(이런 말이 있나모르겠네요)? 이런 거에 위배되지 않나요? 강의에서 놓친 부분이 있다면 미리 죄송하다는 말씀 드립니다..ㅠ 그럼 답변 기다리겠습니다. 감사합니다.

안녕하세요 맛비님이번 영상도 잘 시청했습니다.지난번 build는 알려주신 것과 시즌 1을 참고하여 성공적으로 실행할 수 있었습니다.앞선 영상과 이번 영상을 들으면서 이해가 되지 않는 부분이 몇개 있어서 질문 남깁니다.generate 구문에서 ready만 w_s_ready → s_ready로 되고 s_valid와 data는 → w_s_valid와 w_s_data로 된다고 이해를 했는데두 구문 사이에 어떤 차이가 있는지 알 수 있을까요..? 맥락은 이해를 했지만 정확하게는 이해가 되지 않고 있습니다. <코드>assign w_s_valid = s_valid;assign s_ready = w_s_ready;assign w_s_data = s_data;추가로, FIFO_CMD_LENGTH가 FIFO에 들어오는 DATA의 입력인 거 같은데 용어가 비디에스...?라고 부르는게 맞을까요....항상 감사드리며..설계직으로 직무를 바꿀 수 있도록 열심히 따라가겠습니다. =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 맛비님.시즌 1에 이어서, 시즌 2를 수강하는 수강생입니다.다름이 아니라 시즌 1 파일의 경우 unzip을 사용해서 압축도 풀고 ./build 코드를 통해 시뮬레이션을 잘 했었는데,환경을 그대로인 상태에 시즌 2 파일을 실행했더니-bash: ./build: Permission denied 라는 코드가 나오네요.시즌 1의 설치 환경 설정을 다시 봐도 이해가 되지 않는데...방법을 좀 여쭤볼 수 있을까요. tb 파일이나 DUT 파일은 잘 열립니다.확인 한번 부탁드리며.. 미리 감사드립니다.항상 수고하십니다.=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요.FIFO 설계쪽 실습 파트를 보면서 간단하게 질문이 있습니다.FIFO 내부 데이터를 0 으로 만들어주는 reset 이 필요할까요?생각해보면 Write 가 수행되지 않는 부분은 Read 가 수행이 되지 않아야 정상적인 FIFO 동작인데 굳이 Reset 이 필요할까 생각이 들어서요구글링을 해보면 리셋을 사용한 코드들도 있고 사용하지 않은 코드들도 있어서상황에 따라 Reset 이 존재하지 않는 FIFO 와 Reset 이 존재하는 FIFO 를 나누는 것인지, 그렇다면 해당 상황은 어떠한 상황인지 궁금합니다!(개인적으로는 FIFO 도 결국 F/F 들로 이루어지기 때문에 Reset 이 없는 F/F 을 사용하는 편이 Area 측면이나... Reset pin 의 load 측면이나... 더 이득이지 않을까 하는 생각이 들어서요!)

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요. 항상 좋은 강의 감사합니다.AXI VIP 관련 강의 영상을 보면서 custom IP를 만들고 AXI Lite를 검증하기 위해 공유해주신 VIP 코드를 직접 손으로 수정하여 사용하였습니다. 즉 vivado에 의해 자동 생성된 코드가 아닙니다.그런데 import axi_vip_pkg::* 부분에서 declared 되지 않았다는 오류가 발생하였습니다.하지만 강의 영상에서도 언급해주셨다시피 axi_vip_pkg는 기본적으로 제공되는 library이고 이는 "xil_defaultlib"라는 library에 axi_vip_pkg가 존재한다고 이해했습니다.하지만 axi_vip_pkg가 declared 되어 있지 않다고 오류가 발생하여 임시로 아래의 github 링크에서 axi_vip_pkg source 코드로 보이는 파일을 찾아 project에 함께 넣어주어 일단 정상적으로 axi lite verification이 되는 것을 확인했습니다.https://github.com/esynr3z/axi_vip_demo/tree/master나름의 해결 방법도 공유할 겸, 왜 xil_defaultlib에서 axi_vip_pkg를 불러오지 못하는지 혹시 아시는 것이 있으신지 여쭤보려고 글을 남깁니다. 긴 글 읽어주셔서 감사합니다.

안녕하세요 맛비님,, 닉네임은 다르지만 그 녀석입니다. 라방때 말씀드렸던 거 남겨요! 대기업의 경력직 직무소개서의 일부입니다! 저는 신입으로 지원할 상황이긴 하지만 구체적으로 이 쪽으로 어필하고 싶어서, 직무 이해를 높인 채로 지원하고 싶었어요.□ MEMORY CONTROLLER IP 설계, 검증- MEMORY CONTROLLER의 PIPELINE을 MICRO-ARCHITECTURE LEVEL에서 정의하고, RTL 수준에서 설계하는 업무pipeline은 stage를 나눠서 쓰루풋을 개선하는 작업이며, 지속적으로 output을 낼 수 있다는 것이 장점이라고 알고 있습니다. "메모리컨트롤러 IP에서 받는 다양한 request를 지속적으로 pipeline 출력하기 위한 RTL설계" 직무라고 해석할 수 있을까요?? 그 것이 맞다면 설계자가 설계에 집중할 부분은 arbitration priority, 정도가 생각이 납니다. 구체적으로 어떤 걸 최적화하는지 궁금한데 어렵네요제 질문들이 이렇게 헤메는 이유가.. 제가 직접 현업레벨에서 설계해본 적이 없고, 현업에서는 "뭘 개선하는게 목표일까?" 이런걸 계속 상상해보지만 경험해보지 않은 선에서는 그게 어려운 거 같아요. 나름 찾아보려고 랩실홈피, IEEE등 뒤져보지만 쉽지 않네요!!! 물론 맛비님께서 각 IP에서 개선하고자 하는 메인포인트를 다 꿰뚫고 계실 수는 없지만 그래도 현업적인 뷰를 가지고 계시니 여쭤보고 싶었습니다!여기보단 유튜브에서 해결했어야하는 질문인데 인프런 통해 질문 허락해주셔서 감사해요.

안녕하세요. 맛비님항상 좋은 강의 해주셔서 정말 감사합니다. 덕분에 항상 크나큰 실력 향상을 느끼게 되고, 하드웨어에 대한 지식이 많이 늘어남에 따라 제 자신에도 보람을 느끼게 됩니다.제 질문은 다음과 같습니다.강의의 3분 20초 경에서 Zybo 의 아키텍쳐를 보게되면 이 강의에서는 오른쪽 부분에 있는 HP AXI Ports를 통해서 DDR을 접근하므로 AXI4 - Standard를 이용하는 DMA를 설계한다는 점을 이해하였습니다.속도면에서 설계하는게 의미가 없을 수 도 있지만, 왼쪽에 있는 General-Purpose AXI Ports의 경로를 통해 (즉, AXI4-lite를 통해) DMA를 설계할 수 도 있나요? 즉, PL영역에서 AXI4-lite를 이용하여 DDR Controller에 접근이 가능한지 궁금합니다. 예를 들어서 저희가 DMA를 설계할 때 검증환경에서 DMA를 Master로 두고 AXI VIP를 DDR MEM으로 모델링하여 slave로 두고 검증하는것을 볼 수 있는데, 이와 동일하게 AXI4-lite를 이용한 DMA를 Master로 두고, AXI VIP를 Slave로 두어서 설계가 가능한지 궁금합니다.그리고 이러한 과정이 혹시 CPU같은곳에서 DDR에 접근할 때 이런 AXI4-lite를 사용해서 PL영역에서 메모리에 접근하는 속도보다 PS영역에서 접근하는 속도가 느린게 아닌지 궁금합니다.항상 감사드립니다!!=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================SoC on-chip-interconnect bus는 시스템 전체 퍼포먼스에 큰 영향을 주며, 이를 설계/검증하는 것은 매우 어려운 일이라고 하셨습니다.AXI 인터페이스는 정해진 규약대로 설계됩니다. interconnect bus만 따로 설계하는 전문가가 있다면, 그들이 추가적으로 최적화하고 설계하는 부분은 어떤게 있는지 keyword를 알 수 있을까요?고민해본 바로는 SoC내엔 수많은 IP가 있고, 그것은 제품마다 다르기 때문에 각 상황에 어떤 IF를 사용하고, 파라미터들을 어떻게 설정하고, 각 IP들을 어떻게 배치할지 결정하는 것. 이런 것들이 있을 것 같습니다.감사합니다.

 안녕하세요 맛비님.다른 프로젝트에서 gui모드로 protocol instance를 웨이브폼에 추가 해보려고하는데. protocol instance를 못찾는 것 같아요. 빌드파일에는 따로 옵션을 넣어주셨던데.. gui에서는 따로 설정하는 법이 있나요?

zynq DDR 컨트롤러 특성상 burst length 는 16개, burst size 는 8바이트가 최대네요. BASE_ADDR 는 최소 1MB 이후가 안전해 보이네요. (0x100000 ~ 0x3fffffff) zynq User Guide 에서 캡쳐한 것입니다. 

안녕하세요 맛비님, 좋은 강의 잘 들었습니다. 다름이 아니라, 실습 파일 chapter 10 --> testbench에 있는control_matbi_dma_ip_vip.svcontrol_matbi_dma_ip_vip_pkg.sv2개의 .sv 파일을 Vivado 상에서 생성할 수 있는지 아니면 직접 손코딩으로 설계한 것인지 여쭤보고 싶습니다. 감사합니다