skid buffer 안의 m_ready 신호와 ready 신호의 차이
308
작성한 질문수 4
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)
- 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)
- 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)
- 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..
- 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)
- 서로 예의를 지키며 존중하는 문화를 만들어가요.
- 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )
- 먼저 유사한 질문이 있었는지 검색해보세요.
- 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.
답변 1
0
안녕하세요 🙂
코드 자체가 제가 생각하는 내용이기 때문에, 글로 설명하기 어려운데요. (코드가 곧.. 더 많은 정보를 내포해서)
skid buffer 안에 있는 ready 신호는, pipeline 을 위한 reg 에 data 를 latching 하기 위한 신호로 사용됩니다. m_ready 와 ready 의 신호 구분을 위한 case 는 전달드린 환경에서 random handshake 를 돌려보시고 waveform 을 보시면 확인이 가능하실 꺼에요. (두개 신호의 waveform 이 다르게 나와요. 그 차이를 이해하시면 되겠습니다)
즐공하세요 🙂
[HDL 32장-2부] 참고 링크 관련
1
36
2
[HDL 22장] F/F CE 관련 질문
1
46
2
13강에 언급된 강의 내용 질문
1
61
2
22장 vaild/ready
1
97
1
output, reg 선언
1
81
3
gvim
1
64
1
fifo의 stall과 퍼포먼스 드랍
1
59
2
Design Valid I/F
1
74
2
valid/ready 스트림 구조 관련 질문이 있습니다!
1
91
2
IDLE state의 시점관련
1
64
2
skid buffer의 handshake 방향이 반대로 되어 있는 이유
1
109
3
[wdma] AWLEN_w의 값이 1일 경우 r_burst_cnt_w와 AWLEN_w의 async 인한 bready 발행X 이슈?
1
71
2
system verilog 사용이유.
1
132
2
AXI_VIP 사용 시 glitch 발생
1
96
1
왜 배속이 안되요?
1
114
2
다이어그램 이해
1
72
2
27.[프로젝트-1] Mem copy IP를 FPGA에 올려보기
1
75
2
27.[프로젝트-1] Mem copy IP를 FPGA에 올려보기
1
90
3
[HDL 38장: RDMA 코드 실습편] MOR fifo에서 "ARLEN_r" 존재의 이유가 궁금합니다
1
114
2
[HDL 35장 AXI-Stream I/F 실습편] sync_fifo 사용 이유
1
129
1
예외처리 관련 질문
1
78
2
AXI의 ID의 역할은?
1
190
2
28장 강의 AXI 이론편관련질문
0
113
1
37장 Data bit width 질문
1
59
2