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해결됨
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
SRAM 코드의 경우 posedge에서 memory에 값을 넣는 동시에 ad, din 값을 하나씩 커지게 동작 시키면 기능 합성에는 문제가 되지 않지만, Delay가 적용되면 값이 흐트러 질 수 있는거 아닌가요? (예를 들면 negedge에 값을 넣어준다던가 해야하는게 아닌가요?)
해결됨
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
강의에서 소개되는 FA_4bit를 RTL 시뮬레이션 해보려고 하였으나 위와 같은 오류창이 계속 뜹니다. tb명은 FA4bit으로 하였습니다. 해결할 방법이 있을까요?
해결됨
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
Precharge 상태가 왜 VDD와 동일한지 궁금합니다. 제 생각에는 0.5Vcc를 유지해야 하는게 아닌가 싶어서 질문을 드립니다. 20:04초 그림을 보게되면 Precharge 상태에서 BL이 VDD와 동일하게 차 있는 것을 볼 수 있는데 이렇게 되면 Charge Sharing이 일어나게 되면 캐패시터에 Write되지 않은 상태(0.5Vcc)에서 무조건 전압이 높아지고, 센스 앰플에 의해 1의 신호가 전달되면 캐패시터의 값이 Write가 일어나지 않았는데도 1의 값을 저장하게 되는게 아닌가 싶어 질문 남깁니다.
해결됨
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
섹션4 cache memory강의 24:05에서 Line 0,1이 DRAMP에서 같은 memory를 받아온다면 Line의 개수가 2배로 늘거나 mapping 비율이 2배가 늘어나는 건가요?
해결됨
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
섹션4에서 대시보드에 있는 강의 순서랑 강의자료에 나와있는 순서랑 다른데, 어느 기준으로 진도를 따라가면 될까요?
미해결
설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
안녕하세요 맛비님 갑자기 한 발상이 떠올라서 제 방식대로 FIFO를 만들어서(입출력포트는 동일) 챕터 6에 테스트벤치로 시뮬레이션을 돌려보았습니다. 그 결과 피니쉬 타임이 기존 강의내용에서 2435ns 였는데 2305ns 줄어들었습니다. 그리고 rtl.v.txt 파일도 문제없이 0부터 99 차례대로 출력됩니다. 이것이 데이터의 전송 bandwidth가 상승했다고 판단할 수 있을까요? 파형에서는 제가 의도한대로 핸드쉐이크 과정이 일어납니다. 구성하신 테스트벤치에 대한 이해가 아직 부족해 확신이 안들어 질문드립니다.. 맛비님 수준의 현업자 입장에서 보았을때 저보다 훨씬 정확한 판단을 들을 수 있을거 같아 질문드립니다. 질문 요약 : 챕터 6의 테스트벤치 기준 피니쉬 타임이 줄어들었고, result 텍스트파일이 강의때와 똑같이 나온다면 데이터 전송 bandwidth를 상승시켰다고 판단할 수 있는건지? 입니다. 더욱이 만약 맞다면 이정도의 속도상승은 현업에서 어느정도의 영향인지도 알려주시면 감사하겠습니다… 설계 선배님으로서 항상 존경하고 감사드립니다! 이상입니다.
해결됨
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
맥북에서 실습 안내는 따로 없나요? 가상 머신 띄워서 돌려야만 할까요?
해결됨
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
안녕하세요 좋은 수업 잘 듣고 있습니다. 제가 지금 cadence virtuoso를 자유롭게 다룰 기회를 얻게 되었는데, 이 툴을 활용하여 본 강의를 더 발전적으로 들을 수 있는 방향이 있을까요? 또 수업노트도 공유 가능한지 여쭙고 싶습니다 질문이 너무 추상적이라 죄송합니다
해결됨
설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
안녕하세요, AXI 포트를 작성할 때 보면 m_axi_gmem_AWVALID, m_axi_gmem_AWREADY, m_axi_gmem_AWADDR, m_axi_gmem_AWID, 위 처럼 되어 있는데 axi는 포트명을 지을 때 rule같은 것이 있나요? ip로 만들고 block design에서 run connection automation을 하면 axi끼리 자동으로 연결되잖아요? vivado가 위 포트들을 어떻게 인식하는건지 궁금합니다.
미해결
설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
안녕하세요 강사님, 수강기한이 얼마 안남았는데 수강 기한 연장을 할 수 있나요? 좋은 강의 감사합니다.
해결됨
설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
================= 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ================== 안녕하세요. 맛비님. 좋은 강의 감사합니다. 궁금한게 있습니다. AWADDR의 경우 핸드쉐이크가 발생될 때 변경될 가능성이 있어서 래치를 한다라고 강의에서 들은 것 같은데요. WDATA도 같은 이유로 변경이 될 수 있을 것이라 보는데 왜 AWADDR만 래치를 하는 건가요? wstate와 rstate가 가지는 RESET 상태는 있으나 없으나 동작은 같을 것 같은데 왜 존재하는 것인가요? 감사합니다.
미해결
설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
안녕하세요 다름이 아니라 이런식으로 4096이 넘어갈때만 4kboundary규칙을 적용하게 코드를 작성했는데 왜 강의에서 case5에서 transfer byte가 10240일때를 보면 4k바운더리 규칙이 적용되는 구간이 여러번 등장하게 되는데 그러면 8192인 값에서도 4k boundary 규칙이 적용된다는 것인데 왜 적용되는 지 모르겠습니다..! wire [12:0] addr_4k = 13'h1000; assign is_4k_boundary_burst = (last_addr_in_burst > addr_4k[12:AXI_DATA_SHIFT]);
해결됨
설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
안녕하세요. 37장 data bit width 부분에서 DDR memory 와 DMA 의 전송 속도 차이를 설명하실때 DDR3 가 8533Mb/s (bitpersec) 의 전송 속도 즉 1066MB/s (bytepersec) 가지므로 1cycle 당 1byte 의 전송속도 를 가지며 결과적으로 1GB/s 로 DMA 의 전송속도인 800 MB/s 가 이에 살짝 못미친다고 하셨습니다. 물론 표에서는 8533Mb/s 라고 나와있지만 Mb/s(bitpersec) 가 아닌 MB/s(bytepersec) 여야하는것 아닌가요? 데이터 속도도 1066MT/s 이므로 먄약 Mb/s 이면 transfer 한번당 8bit 라는 소리인데... 아무래도 일반적인 data width 인 64bit(8byte) 가 맞는것 같습니다. 결과적으로 DDR의 전송속도도 DMA 의 800 MB/s 보다 훨씬 빠른 8GB/s 고요.
미해결
설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
================= 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ================== 안녕하세요 맛비님 Matbi_rdma.v 모듈의 R FSM 코드 부분을 수정할 필요가 있는 것 같은데 혹시 제가 잘못 알고 있는 것이라면 알려주실 수 있는지 여쭤보기 위해 질문드립니다. 제가 지금 파악한 문제는 c_state_r이 어떠한 경우에도 다시 S_IDLE 상태로 갈 수 없다는 것입니다. always @(*) begin n_state_r = c_state_r; case(c_state_r) S_IDLE : if(ar_fifo_empty_n) n_state_r = S_RUN; S_RUN : if(is_burst_done_r) begin if(ar_fifo_empty_n) begin n_state_r = S_RUN; end else begin n_state_r = S_IDLE; end end endcase 이 부분에서 is_burst_done_r이 1이라면 마지막 Rdata가 들어오고 있는 중이고(아직 capture 전) 이 상황에서 FIFO안의 해당되는 ARLEN이 아직 빠져나가지않아 비어있지 않으므로 ar_fifo_empty_n이 무조건 1입니다. 그래서 n_state_r = S_IDLE; 이 구문이 절대 실행되지 않는다는 것입니다. 파형에서도 모든 데이터를 다 받고나서도 여전히 S_RUN 상태에 머물러있는 것을 확인하였습니다. 물론 무손실 데이터 전송에는 영향이 없겠지만 만약 현업에서 이 정도는 수정해야 필요성이 있다고 보시는지 의견 부탁 드립니다! + 이에 제가 생각한 방식대로 코드를 수정해보았는데 옳은 결과인지 확인부탁드립니다! 코드 수정 전에는 r_hs의 falling edge에서 여전히 state_r이 1이었으나 사진을 보시다시피 수정 후 0으로 제대로 떨어지는 것을 확인하였습니다. 혹시 제가 잘못생각하는 부분이 있다면 지적 부탁드립니다. 긴 글 읽어주셔서 정말 감사드리고 정말 맛비님 덕분에 설계실력이 늘어가는게 체감이 되어 너무 행복합니다. 항상 감사드리며 양질의 강의 앞으로도 부탁드리겠습니다! 코드 수정내용은 이러합니다! if(is_burst_done_r) 조건 부분 제거
미해결
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================= 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ================== 안녕하세요, 맛비님. 강의 잘 듣고 있습니다. AXI4-Stream 관련 질문이 있습니다. READY 신호가 optinal 이라고 하셨는데, 그렇다면 valid 신호만 1 로 두면, burst mode 로도 동작 가능한 것인지 궁금합니다. 만약 가능하더라도, 이러한 사용이 문서 상 권장되는 것인지도 궁금합니다! 감사합니다~!
미해결
설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
맛비님 우선 저의 설계실력이 매우 많이 상승한 것같아서 감사드립니다. 다름이 아니라 40장 질문이 있어서 글을 쓰게 되었습니다. 40장에서 matbi_axis_adder.v에서 axi4 stream채널을 사용하였다고 하였는데 stream채널을 사용할때 ready valid handshake를 사용해야하는 것이 아닌가요? 왜 코드에 handshake를 사용하는 코드는 작성되지 않았는지 궁금합니다!! 그 이유가 혹시 dma에서 hand shake를 사용하기 때문에 굳이 필요없어서 그런건가?
미해결
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================= 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ================== 안녕하세요 handshake module에서 ~m_valid와 m_ready가 or처리 되어있는데 이부분이 궁금합니다. m_valid가 0이라면 master에서 data를 전송할 준비가 안되었다는것이고 m_ready는 slave side에서 data의 전송준비를 나타내는것으로 알고있는데, m_valid와 m_ready가 or로 묶여있어도 되지 않나요? m_valid가 1이고 m_ready가1일때 s_ready로 1이 전송되도 handshake가 일어날수있고, 기능적으로 문제가 없을듯 한데 왜 or 처리를 하는지 궁금하고, 왜 m_valid에 인버터를 붙인지 궁금합니다. 또한 학습을 하며 이해를 돕기위해 작성하였는데 제가 만든것인데 이처럼 동작하는것이 맞나요??
미해결
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================= 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ================== 7분 50초쯤 우 상단의 타이밍도에서 SOF 시점에 첫번째 핸드쉐이크가 일어나는데 이전 강의의 stream design role 2번에 의해 핸드쉐이크가 일어나기 이전에 먼저 1로 뜬 신호(이 경우는 ready가 먼저 뜸)는 핸드쉐이크 전까지 1이 그대로 유지되어야 하는데 0으로 떨어지는 경우가 발생합니다. 이것은 왜이렇게 되는건가요? 그리고 핸드쉐이크 시점 근처에서만 1로 유지되면 되는거 아닌가요? design role 2번에 대해서 조금 더 자세히 설명해주시며 정말 감사하겠습니다!
해결됨
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================= 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ================== 안녕하세요. 맛비님. 항상 강의 잘 보고 있습니다. 제 PC에 WSL이 설치되지 않아 어쩔 수 없이 윈도우 상에서 실행하고 있는데 이번 FIFO 관련 실습을 진행하다 막히는 부분이 있어서 질문 남깁니다. 맛비님이 작성하신 소스를 불러와서 시뮬레이션을 실행시키면 무슨 이유인진 몰라도 제 환경에선 1000ns 이후에 시뮬레이션이 진행되지 않고 있습니다. TCP Console 메시지를 보면 중간에 시뮬레이션이 중단이라도 된 것 마냥 Start! 메시지는 나와도 Finish! 메시지는 안 나옵니다. 제가 추가적으로 무언가 설정해야 할까요?
미해결
설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
================= 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================\ 안녕하세요 !! 우선 강의 너무 잘듣고 있습니다 1.제가 궁금한질문이 강의 초반 46초 강의자료에서는 A가 master로 valid신호를 output으로 내보내고, B가 slave로 ready신호를 내보내는데, 이 반대가 되어야 하는거 아닌가요?? Master에서 ready신호를 내보내, slave에서 data받을 준비가 되었다고 알고, handshake가 일어나도록 해야하는것으로 알고 있었는데 제가 알고있던것과 정 반대가 되어서 질문입니다. 두번째로 실습자료보면 i_hs와 o_hs로 input side와 output side에서 handshake가 일어난다고 보셨는데 이는 inputside에서 slave와 master가 있는것이고 outputside에서 slave와 master가 있어, 각 2개의 master와 slave가 존재하는 것인가요??
