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설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)

[HDL 22장] 모듈간의 정확한 Data 전달을 위한 Valid / Ready Handshake I/F - 실습편

m_valid와 m_ready의 OR처리 질문입니다.

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현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)

  1. 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)

  2. 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)

    1. 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..

  3. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)

    1. 서로 예의를 지키며 존중하는 문화를 만들어가요.

    2. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )

  4. 먼저 유사한 질문이 있었는지 검색해보세요.

  5. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.

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안녕하세요 handshake module에서 ~m_valid와 m_ready가 or처리 되어있는데 이부분이 궁금합니다.

m_valid가 0이라면 master에서 data를 전송할 준비가 안되었다는것이고

m_ready는 slave side에서 data의 전송준비를 나타내는것으로 알고있는데,

m_valid와 m_ready가 or로 묶여있어도 되지 않나요?

m_valid가 1이고 m_ready가1일때 s_ready로 1이 전송되도 handshake가 일어날수있고, 기능적으로 문제가 없을듯 한데 왜 or 처리를 하는지 궁금하고, 왜 m_valid에 인버터를 붙인지 궁금합니다.

또한 학습을 하며 이해를 돕기위해 작성하였는데 제가 만든것인데 이처럼 동작하는것이 맞나요??

답변 1

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안녕하세요 🙂

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모든 코드는 전달 드렸고, 시뮬레이션 환경까지 준비되어 있습니다.

즉, 태현 님께서 원하신다면 언제든지 생각하고 계시는 방법을 직접 구현해 볼 수 있다고 생각이 들고요.

직접 해보시는 것이 명확해 보입니다.

제가 질문을 정확하게 이해를 못해서 코드로 구현해보시고 동작이 되신다면, 올려주시면 확인해볼께요.

제가 전달 드린 실습코드 외에 좋은 방법이 있을 수 있으니까요 🙂

 

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실습코드를 그대로 회로도로 그리신 것 같은데요. 코드 그대로 잘? 그리신 것 같습니다. 디테일하게는 보지 못했어요.

 

즐공하세요 🙂

안녕하세요

저도 이 부분에 대해 이해가 처음에 안되어서 m_valid, m_ready의 의미에 주목해서 s_ready에 대한 진리표를 그려보니, 명확하게 이해가 되어서 이 부분 공유하면 어떨까 합니다.

아마 5개월이라는 시간이 흘러 작성자님께서는 이미 이해하셨겠지만, 혹시나 이 질문글처럼 생각하실 분들도 있으니, 참고하시면 좋을거 같습니다.

image.png

(맛비님 이 정리가 맞다면 따봉하나만 주십쇼)

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