설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
안녕하세요 ETA님 바쁘신데 고생 많으십니다. L1-P21 Edge detector 문제를 실제 테스트 처럼 푸는 과정에서, xor 개념을 생각 하지 못하여 아래 코드처럼 카운터로 구현하여 edge를 detect하여 debouncing 현상도 문제 없이 처리 가능합니다. 모법 답안이 올바른 설계 방향이라는 것을 알고 있지만, 해당 방법에 대해서는 어떻게 생각하시는지 궁금합니다. `timescale 1ns / 1ps module rising_edge_detector ( input wire clk, input wire signal, output reg edge_detected ); //TODO reg [2:0] count; always @(posedge clk) begin if(signal) begin count <= count + 1'b1; end else begin count <= 3'd0; end end wire detect; assign detect = (count == 3'd1) ? 1'b1 : 1'b0; always @(*) begin if(detect) begin edge_detected = 1'b1; end else begin edge_detected = 1'b0; end end // @ETA //reg signal_prev; // //always @(posedge clk) begin // signal_prev <= signal; // edge_detected <= signal && !signal_prev; //end endmodule 감사합니다. 안녕하세요 🙂 [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요. [2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂 [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.================= 질문 내용을 작성해주실 때, 위의 3단계 로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!! 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
제가 현재 대학생인데 방학을 하여서 이 수업을 듣게 되었습니다. 제가 학교를 다니는 동안에 리눅스 수업과 베릴로그 수업을 전공으로 들었는데 학교에서 mobaxterm앱을 설치를 하여서 사용하였고 또 ModelSim앱을 설치하여서 사용하였습니다. 학교에서 mobaxterm앱을 사용할 때 학교 서버계정을 주셨는데 이제 닫혀서 사용하지 못하는 상황이고 또한 Visual Studio Code를 사용하고 있습니다. 이것들을 전부 노트북으로 하고 있는데 그냥 학교에서 하던 것을 그냥 사용하면 되는건가요? 아니면 영상에서 알려주신 것을 설치하여서 따로 사용해야 되는지 궁금해서 이렇게 여쭤보게 되었습니다. 제가 데스크탑에 설치를 하려고 합니다.
설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
안녕하세요 ETA님 추운 날씨 고생 많으십니다. clog2 function과 관련하여, 질문 사항이 있습니다. 문제 풀 당시 모범 답안과 다르게, function 안에서 DEPTH에 따라 나누어 출력(clog2) 값을 뽑아 내도록 설계 했습니다. function integer clog2(input DEPTH); begin if(DEPTH == 1) begin clog2 = 0; end else if(DEPTH >= 2 && DEPTH < 4) begin clog2 = 1; end end endfunction 위와 같이 설계한 결과, 아래 사진과 같이 write하지 않은 address에 대해 read할 경우 address = 5번지에 쓴 값이 읽히게 됩니다. 이에 대해 가이드 주시면 감사하겠습니다. (모범 답안이 올바른 설계 방법인 것을 알지만, 현재 저의 설계의 잘못점을 찾고 싶습니다.) 안녕하세요 🙂 [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요. [2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂 [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.================= 질문 내용을 작성해주실 때, 위의 3단계 로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!! 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
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L0 - P11번 문제의 FSM설계에 대한 의문점이 있습니다. (강의 10분 20초) 맛비님이나 강의처럼 항상 reg로 현재의 state와 다음 state인 n_state를 선언하시고, 이후에 매 clk마다 state <= n_state; 이런식으로 state를 두 번 정의하시는데 이러는 방식에 이유가 있을까요? 제가 다음과 같이 풀어서 문제를 맞추었는데 이러면 안되는 이유가 있다면 그것도 궁금합니다.
AI 기반 아날로그/디지털 회로설계 자동화 실무 - 현업 LDO/AXI-Lite IP 설계와 검증
제공해주신 testbench 파일을 synthesis 돌리니 다음과 같은 에러가 나왔습니다. 따로 검색을 하니 iff는 Quartus에서 지원하지 않는 문법이라는 답만 얻을 수 있었는데 어떻게 해결하면 좋을지 알려주시면 감사하겠습니다. ==================================================== Error (10170): Verilog HDL syntax error at axi_ tb.sv (276) near text: "iff"; expecting ")". Check for and fix any syntax errors that appear immediately before or at the specified keyword. The Intel FPGA Knowledge Database contains many articles with specific details on how to resolve this error. Visit the Knowledge Database at https://www.altera.com/support/support-resources/knowledge-base/search.html and search for this specific error message number.
설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
안녕하세요 🙂 [1. 질문 챕터] : testbench.v line 39 ~ 40 [2. 질문 내용] : 안녕하세요 ETA님 바쁘신데 고생 많으십니다. 해당 Code에서 enable을 blocking이 아닌 non-blocking을 설정한 이유로, blocking 설정 시 @(posedge clk)와 같은 Active region(IEEE::event region) 에 속하게 되어 tool에 따라 동작의 순서 여부가 달라진다고 말씀한게 맞는지 질문 드리고 싶습니다. 감사합니다. 좋은 하루 되세요.
DPI-C 디버깅 관련 질문 강의 Section 3.20 (DPI 이해하기)에서 DPI-C Compile and Debug 부분을 청강하면서 다음과 같은 내용을 확인했습니다 : C/C++ source code에 -CFLAGS와 -g 옵션을 적용하면 DVE와 Verdi에서 디버깅이 가능하다는 설명과 함께 "자세한 부분은 별도 안내 예정" 이라고 comment 주셨습니다. 그 이후의 강의 컨텐츠에서 해당 주제에 대한 추가 설명을 발견하지 못하여 어떤 부분이 추가적으로 안내될지 궁금하여 질문드립니다. 감사합니다.
설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
안녕하세요 🙂 [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요. [2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂 [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) mobaxterm을 지우고 다시 깔아도 제가 이전에 했던 세팅이 남아있어 다른 프로그램이 안 돌아가는 문제가 발생하는데, 아예 mobaxterm을 전체를 지우고 다시 깔았을 때, 제가 이전에 접속했던 서버 기록이 안 남게 하려면 어떻게 해야 하나요? 지금 local terminal도 접속이 안 되고, 계속 Mobaxterm X server:0.0이라는 black screen만 계속 뜹니다. 해결 방법 필요합니다.
안녕하세요 강의 수강 중 문의사항이 있어 문의드립니다. 미션3 진행 중 마지막 run을 통해 로그를 확인하였는데 [ENV] [GEN] [DRV] [MON] is started ... 가 아니라 [GEN]까지만 실행이 되고 종료 되는게 맞는지 궁금해서 문의드립니다. 저 pwrite도 is_write로 변경되어야 하는게 맞는지도 궁금합니다.
Q. 'fork-join_none'으로 시작된 백그라운드 스레드의 종료는 어떻게 관리되나요? 부모 스레드가 자식의 완료를 기다리지 않는다면, 자식 스레드가 완료된 후 발생하는 '좀비(Zombie)' 상태 나 자원 누수(Resource Leakage) 문제는 어떻게 방지되거나 처리되나요?
섹션 2 SystemVerilog Testbench 구조 살펴보기 중 program 개념 설명에 질문이 있어 질문 드립니다 그림에서는 DUT <-> interface <-> program 으로 구성이 되어 있는데 Verilog Testbench 구조와 비교를 해보게 된다면 program 의 역할은 Verilog 의 top module 의 역할이라고 볼 수 있을까요? 아니면, top module 이 DUT, interace, program 을 모두 감싸는 wrapper 역할을 하고, program 은 tb 안의 oop component 들을 감싸는 top hierarchy 역할을 하는건가요? 가끔 SystemVerilog 예제들을 보면 program 을 사용 않고 module 을 top hierarchy 로 쓰는 경우가 왕왕 있는데, program 사용시 TB 와 Design 사이의 상호작용에서 race condition 제거는 이제 실제 제조 과정(SDC?) 에서 야기될 수 있는 문제를 방지해주는건가요? 궁금한게 많네요ㅜㅜ 답변 감사합니다! 강의 잘 듣고 있습니다!
설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
안녕하세요 🙂 [1. 질문 챕터] : testbench 작성 - answer.txt 155ns~156ns 부분 [2. 질문 내용] : 155ns 부분에 원래 13이 찍혀야 하는 거 아닌가요?! 근데 시간은 1ns delay되어서 156ns로 찍혀있고 출력은 14(1110)으로 나와있는게 왜 그런지 궁금합니다. [3. 시도했던 내용, 그렇게 생각하는 이유] : 155시점에서 expected_count가 13일 때, if 조건문이 먼저 걸려서 #1 force에 걸려있는 지연 때문에 뒤에 있는 task 호출이 밀렸나? 생각이 들어서 task 호출을 if 조건보다 앞에 작성하고 다시 build를 돌려도 실행 결과는 #1 지연된 14가 출력되었습니다,,
