우측 설명에서 Vds = 12V인것에 의문이있습니다. 의문의 시작은 Vg가 12V라면 Vds가 Vgs - Vth 보다 무조건 클수밖에없지않나? 에서 시작하였습니다. GPT를 이용하여 공부해보니 , MOSFET이 도통될때는 외부에서 흐르는 전류에따라 Vds가 더 작게 결정된다고 이해하였습니다. 그렇다면 도통된상태에서는 Vds가 본래 걸어주던전압보다 더 작아진다는말인데 , 우측설명에는 Vds = 12V로 계산을 하여 혼란스럽습니다. 그런데 또 단순히 Node전압쪽으로 생각해본다면 S는 당연히 0V를 가지고있을것이고 , 위쪽은 12V를 인가하였으니 Ron에 걸리는 전압 = Vds = 12V라고 생각이 들기도 합니다. 무엇이 옳은것인지 모르겠습니다.. 이해를 정확히 하지못하여 질문수준도 안좋은거같네요 죄송합니다 ㅠㅠ
안녕하세요! 해당 모듈에 대한 테스트벤치 코드를 system verilog 코드로 구현하셨는데 특별히 이유가 있는지 여쭤보고 싶습니다! .v 로 테스트벤치 만들고 싶은데, 다른 수업때처럼 tb_모듈명.v 만들어서 vivado 시뮬레이션 돌려도 무관한지 궁금합니다. 제가 오랜만에 해당 부분(axi4 stream)을 다시 듣는 중입니다. 혹시 이전 수업들에서 설명하셨던 내용이라면 죄송합니다..
안녕하세요. 강사님. 강의 잘 보고 있습니다. 감사합니다. 한 가지 궁금한게 있어서 질문 드립니다. 모터 속도 측정 가능한 센서로 엔코더에 대한 설명이 전 장에 있었는데요. 만약 홀 센서와 분해능이 높은 엔코더가 있다면 속도 측정할 때 어떤 센서를 사용해서 속도를 측정하는 것이 더 좋은지 강사님 의견을 듣고 싶습니다. 강의를 보면 홀 센서를 사용해서 속도를 측정해도 문제가 없을 것 같은데, GPT에 물어보니 홀 센서를 사용하여 속도 측정시 저속에서 부정확하다는 의견이 있어서 여쭤봅니다.
안녕하세요 🙂 안녕하세요, 맛비님 강의 잘 듣고 AXI 프로토콜 실습 중인 대학원생입니다. 현재 Xilinx AXI VIP를 사용해 DUT(Master)를 검증하고 있는데, WREADY 신호가 시스템 클록(ap_clk)과 맞지 않게 토글되는 현상을 관찰했습니다. 현상 요약: AXI VIP 환경에서 슬레이브 측 WREADY 신호 생성을 RANDOM 모드를 사용하고 있습니다. " rgen.set_ready_policy(XIL_AXI_READY_GEN_RANDOM);" 이 설정을 사용하자, VIP가 생성하는 m00_axi_wready 신호가 저희 DUT의 시스템 클럭(ap_clk)과 동기화되지 않은 상태로 토글되는 것을 확인했습니다. 즉, WREADY가 클럭 엣지에 맞지 않게 변경되면서, 의도치 않은 시점에 WVALID && WREADY 조건이 만족되어 w_hs (write handshake)가 발생하게 됩니다. 결과적으로 클록 엣지 기준으로는 WREADY = 0이어야 하는데, δ‑사이클(글리치) 동안 1로 인식되는 문제가 생깁니다. 질문: 위와 같은 상황에서 2가지 질문이 있는데요, 1. PS(혹은 PL)의 DRAM 데이터를 AXI를 통해 PL영역(제가 설계한 DMA)으로 전송할 때, 위와 같은 WREADY 글리치가 FPGA 상 혹은 실제 ASIC 칩을 찍는다고 했을 때 실제로 발생하는 현상인가요? 2. 현업에서는 이러한 경우가 발생한 경우에 어떻게 해결하는지 궁금합니다. (AXI4 protocol 사용 혹은 일반적인 signal) (추가로 좀 찾아보니 synchronizer를 사용해 latch한다고 하는데 AXI4 protocol에는 적합하지 않다고 판단됩니다.)
설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
안녕하세요 🙂 [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요. [2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂 [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 안녕하세요 디지탈 회로설계 관심많은 학부생인데 우연히 강의를 접하게 되어 정말 많은 도움 받고 있습니다. 현재 해당 강의는 실습까지 완료하였는데 실습 중 궁금한 점이 몇가지 생겨 문의드립니다. ASIC 설계를 진행할 때, RTL 시뮬레이션은 주로 Cadence사의 Xcelium 시뮬레이터를 사용하고 있으며, 이 툴은 SystemVerilog의 다차원 배열을 지원하는 것으로 알고 있습니다. 실제로 저도 CNN core를 구현하면서 Xcelium을 통해 다차원 배열을 사용하여 RTL 시뮬레이션까지는 성공적으로 수행했습니다. 하지만 FPGA 타겟 합성을 위해 Vivado를 사용하려 하니, Vivado는 SystemVerilog의 다차원 배열을 지원하지 않아 합성이 불가능하다는 점에 부딪혔습니다. 궁금한 점은 다음과 같습니다: ASIC을 타겟으로 하는 칩 개발에서도 FPGA 기반의 프로토타이핑이나 검증 단계를 거치는 것으로 알고 있습니다. 그런데 이 경우, 다차원 배열을 사용한 RTL 코드를 Vivado에서 합성하려면 어떻게 처리하나요? xcelium을 사용하더라도 다차원 배열은 모두 일차원 벡터로 평탄화(flatten)해서 작성해야 하는 건가요? 혹은 FPGA용 합성을 위해 별도로 변환된 RTL을 따로 관리하는지, 일반적인 업계의 방법이 궁금합니다. 2.현재 시즌 2부터 수강할지, 시즌 1부터 수강할지 고민하고 있습니다. 저는 학부 수업에서 vivado 및 Verilog를 사용하여 16bit 기반의 non-pipelined CPU를 직접 설계하고, RTL 시뮬레이션까지 수행한 경험이 있습니다. 카운터, FSM 등 기본적인 디지털 회로 모듈을 RTL로 구현할 수 있는 수준의 기본 지식도 있습니다. 다만 FPGA 실습에 필요한 배경 지식(BRAM, Vivado를 이용한 시뮬레이션 이후 합성 및 구현 흐름 등)은 거의 없는 상태입니다. 관련해서는 alinx 사의 fpga인 ax7035b 모델에 카운터 정도 구현해서 올려봤습니다. 이런 경우, 시즌 1부터 수강하는 것이 좋을까요? 아니면 어느정도 RTL 설계 경험이 있으니 시즌 2부터 들어도 괜찮을까요?
안녕하세요, 벅 컨버터 설계에서 벌크 커패시터의 최소 용량을 구하는 공식에서 델타t를 50usec(20kHz)를 사용한다고 하셨는데 이건 어떤 스위칭 주파수를 말하는 건가요? 이 전에 벅컨버터의 스위칭 주파수는 544kHz라고 하셔서 20kHz는 어디서 나온 건지 궁금합니다. 감사합니다.
임베디드 강의 수강 중인데 어느 순간부터 빌드 오류가 발생해 1.15 지우고 1.19로 다시 깔았더니 targeted project type 에서 empty만 선택되는 이상이 있네요ㅠㅠ https://community.st.com/t5/stm32cubeide-mcus/stm32-targeted-project-type-is-empty-and-its-not-generating-ioc/td-p/819652/page/5 여기 보니까 저랑 똑같은 문제를 겪는 사람이 많더군요ㅠ 이럴 경우엔 그냥 1.15로 다시 해보는게 나을까요?
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요 🙂 [1. 질문 챕터] : FPGA 8장 LED 점등 25분 경 [2. 질문 내용] : led0에 수업에서 말씀하셨던 것처럼 1,000,000을 입력했는데 깜빡이지 않고 계속 불이 들어와 있습니다. 다른 led도 마찬가지로 5000과 같은 낮은 값을 입력해도 깜빡이지 않고 계속 불이 들어와 있어서 질문 남깁니다..! 읽는건 되는 것으로보아 주소는 잘 연결되어 있는거 같습니다 감사합니다 [3. 시도했던 내용, 그렇게 생각하는 이유] :
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
강의시간 18:56 부터 나오는 부분에서 강사님은 Default 값 그대로 가져갔을 때 Design Sources에서 [myip_v1_0.v] [myip_v1_0_S00_AXI] 두 파일이 생성되고 이 파일명은 강사님이 제공해주신 코드파일명과 같습니다. 근데 저는 [myip.v] [myip_slave_lite_v1_0_S00_AXI.v] 이렇게 두 파일이 생성돼서 강사님이 제공해주신 파일을 붙여넣기하면 덮어쓰기가 안되는데요 사실 이거는 별 문제가 아닌 것 같아서 3가지 방법으로 시도해봤습니다 생성된 두 파일을 제거 후 강사님이 제공해주신 세 파일을 폴더에 복사 붙여넣기 강사님이 제공해주신 파일의 이름을 vivado에서 생성된 파일명으로 변경 후 복사 붙여넣기로 덮어쓰기 vivado에서 생성된 파일명을 강사님이 제공해주신 파일명으로 변경 후 복사 붙여넣기로 덮어쓰기 이 세 방법을 다 해봤는데 모두 add sources에서 true_sync_dpbram 파일을 추가하게 되면 Design sources 폴더 아래 Non-module Files 이름으로 폴더가 생성되고 invalid Top Module이라고 뜹니다 이럴땐 어떻게 해야하고 원인이 뭔지 알고싶습니다 이전까지 그대로 따라했고 버전은 2024.2버전입니다
안녕하세요. 강사님. 강의 잘 보고 있습니다. 한 가지 궁금한게 있어 질문 드립니다. STM에선 TIM2~5에 3개의 HALL 센서 신호를 XOR하여 처리할 수 있는 하드웨어가 있는 것으로 알고 있습니다. 각 센서 신호를 각각 외부 인터럽트로 설정하는 것보다 XOR하여 CC1 인터럽트가 발생할 때마다 처리하는게 제 생각엔 더 깔끔할 것 같은데 외부 인터럽트로 설정하는 이유가 있을까요?
존버매니아님 안녕하세요. Bare-metal 펌웨어를 개발할 때는 Software Build 및 MCU 와 관련된 아래 설정들은 주로 MCU 제조사에서 제공하는 이클립스 기반 IDE 에서 진행했습니다. 프로젝트 생성 및 Build Tool Chain 설정 (컴파일러, 링커 등) MCU Configuration (Pin, Clock, Peripherals etc) GUI 환경으로 설정한 MCU 설정에 대한 Code Generation MCU 제조사에서 제공하는 SDK (주로 페리페럴 제어 코드들)를 프로젝트에 통합 그런데 본 강의를 통해 MCAL 설정은 어떤 MCU 를 선택하든 EB Tresos Studio 라는 툴을 사용하는게 거의 업계 표준이라는 것을 알게 되었습니다. 그럼 EB Tresos Studio 도 마찬가지로 이클립스 기반이고, 각 MCU 제조사에서 제공하는 플러그인 파일을 로드해와서, 기존의 MCU 제조사의 IDE (ex: STM Cude IDE, NXP S32DS, TI CCS 등)에서 하던 MCU Configuration 및 MCAL 설정을 전부 EB 에서 진행한다고 이해하면 될까요? 이것이 맞다면, MCU 제조사 IDE 에서는 Generation 된 Code 들 (ASW, BSW, RTE)을 빌드하는 역할만 수행하는 것도 맞는지 궁금합니다.
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요 🙂 [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요. [2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂 [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.================= 질문 내용을 작성해주실 때, 위의 3단계 로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!! 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ================== 맛비님이 학부생이면 asic을 거의 못하니 fpga에 로직을 올려서 실력(?)을 올리시라 하신적이 있던거 같은데, 그게 axi4로 ps pl제어 말씀 하시는 건가요? 아니면 프로토타이핑??
P = I2R 여기서: 주어진 값: 전류 ( I ) = 30A RDS 저항 ( R ) = 1 Ω 계산: P =(30A) 2 ×1Ω P =900A 2 ×1Ω P =900 W 따라서, MOSFET에 30A의 전류가 흐르고 RDS 저항이 1 옴일 때 발생하는 전력은 900W 가 아닌지 여쭙습니다.
안녕하세요. 아직 완강하지는 않았지만 강의를 구매 후 살펴보아도 실제 어떤 부품을 구매 해야 하는지에 대한 내용은 찾지를 못해서 질문 남깁니다. 키트로 판매하신다는 물품 외에 쓰로틀, 인휠모터, 소형모터 그 외 필요한 부속 품들에 대한 자세한 정보나 링크를 찾지 못하겠습니다. 그리고 추가로, 모니터 밖의 상황(?)은 보여 주시지 않는건가요? 예를 들면 인휠모터가 돌아가는 장면 이라던가.... 실제 전동킥보드를 만들어본다고 해서 강의를 수강하기 시작했는데 실제 킥보드를 개조하여 재조립하는 부분이라던지, 이런 부분들은 없고 그냥 ‘전동킥보드를 만드는걸 상상하며 소형 모터를 제어해보자’ 이런 개념인건지 궁금합니다.
오제이님 최신 유튜브 디버깅 영상 따라서 업그레이드도 성공적으로 진행했는데 계속 Error message from debugger back end: localhost:61234: Connection timed out. Failed to execute MI command: target remote localhost:61234 이 에러가 뜨네요. 아직 디버깅 성공한 적 없습니다 .어떻게 해결해야 하나요?
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 [1. 질문 챕터] : Xilink Vivado 설치 강의에서 3분 53초 , [2. 질문 내용] : 재설치하는 중입니다 설정->앱 들어가서 ubuntu 삭제하고 시작했습니다. 설치한 우분투(20.04.6 LTS) 실행 시 위와 같은 에러가 발생했습니다. 삭제 후, 다른 버전(2022.04.5) 설치해도 같은 에러가 발생햇습니다. [3. 시도했던 내용, 그렇게 생각하는 이유] : 구글링 통해 링크: https://velog.io/@ukja2/Ubuntu-%EB%94%94%EC%8A%A4%ED%81%AC-%EC%A7%80%EC%A0%95%ED%8C%8C%EC%9D%BC-%EC%98%A4%EB%A5%98 시도해봤고 설치되었는데도 위 링크 해결방법을 따라하면 제공된 이름의 배포가 없다고 나옵니다ㅜㅜ
19 HEX 에서 19 02 08 과 19 02 09에 관한 강의 내용이 없어서 아쉬운거 같습니다 DTC STATUS MASK 관련있는 과거의 고장이나 현재의 DTC 고장에 관해서 강의가 있었음 좋겠는데 TP FLOW처럼 추가 강의가 나온거 처럼 19 02 08 19 02 09에 관한 추가 강의 제작을 할 생각있으신지 궁금합니다
