vivado 설치를 진행하고 있는데 모든 과정을 똑같이 했는데도 permission denied가 떠서 vivado 설치가 진행되지 않습니다.도움을 주시면 감사하겠습니다.

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요 맛비님!이번에 hdl season 1 을 다 수강하고fpga 가속기 설계를 듣고자 하는 학생입니다!그런데 강의를 살펴보니 zybo z7 이나 arty z7을 사용하더군요그런데 제가 학교에서 해당 기기들을 대여 할 수 있는지 문의해보니 해당 모델은 없고 nexys a7을 대여 할 수 있다고 답변이 왔습니다.학생인지라 기기를 새로 살만한 여유가 없어 부득이하게 nexys a7 밖에 사용 할 수 없는 상황인데 nexys a7으로도 강의 진행이 가능한지 여쭤보고 싶습니다!

자료를 보다 궁금한 점이 생겨 질문 남깁니다. 작성해주신 코드를 보면 삼항연산자를 많이 사용하시는 것 같습니다. 자료를 공부하면서 좋은 방법이라고 생각해서 저도 많이 사용하고 있습니다. 근데 공부하다가 삼항연산자나 ifelse구문을 많이 사용한 후 합성하게 되면 MUX로 설계되어 delay가 많아지는 문제가 생긴다는 글을 보게 되었습니다. 위의 문제가 맞다면 아래 두가지 내용이 궁금합니다. ifelse, 삼항연산자를 사용할 때 주의할 점 삼항연산자를 사용하지 않는 설계 방법

안녕하십니까 맛비님. 코드를 분석하다가 궁금한 점이 생겨서 질문드립니다.power_of_8_hs.v 코드를 분석해보았는데,8승 모듈의 출력 단자인 m_power_of_8과 m_valid에 어떠한 계산 결과를 할당한 할당문이 없는 것으로 분석하였습니다.그러나 시뮬레이션 파형을 돌려보면 파형이 정상적으로 생성되었는데, 할당문이 없었음에도 불구하고 값이 정상적으로 출력이 된 이유가 궁금합니다.답변해주시면 감사하겠습니다. =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요. 맛비님.parameter를 다음과 같이 포트 선언 전에 선언 하려고 다음과 같이 바꿨는데 자꾸 오류가 나와서 여쭈어 보고자 합니다. 다른 코드는 틀린게 없는것 같은데 다음과 같이 선언하면 안되는 것일까요? 

안녕하세요! 강의 잘 듣고 있습니다!다름이 아니라 13장에서 하이브리드 프로세서와 코프로세서의 개념을 설명해주셨는데이 부분이 잘 이해가 되지 않아요 강의 중 말씀하신"AMD Xilinx의 사례를 보셔서 아시겠지만 만약에 제3의 벤더가 자체 CPU를 갖고있지 않다면 코 프로세서가 될 수 없어요여기서 제3의 벤더들은 ARM에 완성된 온전한 IP를 칩에 넣어서 만드는 것이기 때문에하이브리드 프로세서의 형태에 맞게 될 수가 없겠죠뭐 여러분들 아시다시피 삼성의 엑시노스, 그 다음에 퀄컴의 스냅드래곤의 프로세서는 ARM의IP를 베이스로 사용합니다.이는 즉 하이브리드 프로세서죠.근데 여기서 엔비디아는 이미 텐서 연산, 그러니까 행렬 연산이 굉장히 강합니다.그래서 엔비디아가 만약에 ARM을 성공적으로 인수를 하게 된다면 하이브리드가 아닌 앞서살펴본 코 프로세서의 길을 갈 수가 있어요" 라고 말씀하셨습니다 (강의 스크립트 복붙으로 가져왔습니다!)제가 이해한 바로는 결국 하이브리드이든 코프로세서이든 CPU IP와 NPU IP를 overlap시켜서 만든 것이고그걸 한 칩에 두면 하이브리드 라는 거 까진 이해했습니다. 근데 코프로세서의 이미지가 그려지지 않네요..엔비디아가 ARM의 IP를 개조해서 CPU IP랑 합치면 그게 코프로세서가 되는건가요?강의 하시는 늬앙스가 뭔가 코프로세서가 더 좋다는 식으로 들려서둘의 차이점이 정확히 무엇이고 어떤 점에서 서로 장단점이 있는지 모르겠습니다..그래서 왜 앞으로 코프로세서가 대세가 될 것 같다고 말씀하신지 궁금합니다!그리고 엔비디아 또한 자체 CPU를 갖고있지 않은데 어떻게 코프로세서가 될 수 있는건가요?? 제대로 이해한 것이 아니다보니 말의 두서가 엉망이네요 ㅠㅜ 죄송합니다 ㅜㅠ

안녕하세요 강의 잘 듣고 있습니다 😃 다름이 아니라 강의에서는 CNN을 통해 가속기를 만드는데요첫주차에 말씀 해주신 SNN은 현재 상용화가 많이 안 된 상태인지 궁금합니다.NPU 만들기 위해 현재 CNN이 base로 가장 많이 활용되나요?SNN이 안 쓰이는 이유가 있다면 무엇이 있을까요? 감사합니다 😁

=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요. 강의를 듣다가 skid buffer 관련되어서 질문이 생겼습니다.hdl 24장 2분 40초 쯤에 m_valid_temp 와 m_data_temp 존재 이유를 설명하실때 master side , slave side 가 각각 skid buffer 의 오른쪽 그리고 왼쪽 으로 말씀하셨는데 보통 모듈에서 valid , data 를 보내고 ready 를 받는 쪽(s_valid, s_ready, s_data)이 상대적인 master module 이고 그 반대가 slave module 아닌가요? 아니면 그렇게 설명하신 이유가 온전히 skid buffer 관점에서 s_valid, s_ready, s_data (왼쪽) 부분이 앞선 모듈의 slave 이고 m_valid. m_ready, m_data(오른쪽) 이 이후 붙을 모듈의 상대적인 master 이기 때문인것인가요?

simple_bram_ctrl 모듈에서 bram으로 부터 받은 입력(q0)을 바로 o_mem_data에 assign 한 것에 대해 레지스터를 통해 연결하는 것을 추천한다고 주석을 달아주셔서이런 식으로 레지스터를 통해 연결을 하면, 예상한 것과 같이 bram에서 이미 1 clk 뒤에 출력하기 때문에 결과적으로 2 cycle 후에 데이터가 출력이 되는 상황이 발생하였습니다.맛비님께서 말씀하신 것처럼 레지스터를 활용하여 출력을 하는데 실습 결과처럼 1cycle 뒤에 데이터가 출력되게 하기 위해서는 어떤 식으로 코드를 구성해야하는지 조언해주시면 감사하겠습니다.추가로 r_mem_data를 선언하시고 실제로 실습에서 사용 안하신 이유가 궁금합니다.

안녕하세요. 영상을 보면서 gimp를 설치하려고 하는데 오류가 발생해 설치를 실패했습니다. 분석해주시면 감사하겠습니다.설치 중간에 이러한 오류가 발생하였고이러한 문구가 뜨면서 종료되었습니다.remove 하려고 해도 remove 할게 없다는 내용이 뜨고재설치해도 계속 오류가 발생합니다.=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요! 맛비님!verilog hdl 강좌부터 fgpa s1강좌까지 모두 잘 수강하였고 추가적으로 더 공부하고자 하였는데 맛비님이 유튜브에 올려주신 digilent에서 hdmi 연결하는 과정을 보고 따라하고 싶었습니다. arty와 zybo의 큰 차이가 memory 정도라고 알고 있는데그대로 arty 보드에 적용가능할 지 여쭙고 싶습니다 !  

안녕하세요, 맛비님!제가 위의 두가지 강의를 수강하고 있는데요!Verilog HDL Season2는 기한이 정해져 있어서,,, 혹시 강의마다 수강기한이 다른건지, 할인쿠폰을 사용하면 수강기한이 다른건지 궁금해서 문의글 올리게 되었습니다!항상 좋은 강의, 친절한 답변 너무 감사합니다외쳐 갓맛비~

안녕하세요 맛비님,좋은 강의 항상 잘 보고 있습니다:) 큰 도움이 되고 있어요. 39장의 WDMA 설계에서 WVALID signal을 보면, slave의 valid signal을 그대로 연결해 주고 있는 것으로 이해했는데요, 후반부의 검증 환경을 보면(그리고 제가 실제 AXI interconnect를 이용해 FPGA상에 구현 후 ILA를 통해 볼때도 그렇고) wready는 항상 1이 되어있는 경우가 많은 것 같습니다.이렇게 되면 AW channel을 통해 address를 전달해 주기 전에, write handshake가 먼저 발생할 수 있을 것 같습니다.(slave의 동작에 따라서요. 영상의 검증 환경에서는 address가 전달된 이후에 data가 들어오지만, 연결된 slave에서 valid signal이 on 되는 상황이면 WDMA의 state에 관계없이 write handshake가 발생할 수 있는 설계로 보입니다.) 여기서 궁금한 점은, awchannel을 통해 write address가 결정되지 않은 상황에서, wready는 왜 항상 1인 것일까요? 이번 강의에서 다루지는 않고 있지만, AXI4 (full) slave 를 설계할 때 data를 먼저 받고 address를 나중에 받을 수 있도록 data만 fifo에 저장한다거나 하는 설계가 일반적인가요?AXI4 slave를 설계할 때 프로토콜상 그런 제약이 있다면 위와 같이(wvalid와 s_valid를 직접 연결) 설계해도 문제가 없을 것 같고, 그렇진 않고 implementation에 따라 달라질 수 있는 부분이라면 master를 설계하는 입장에서는 더 robust하게? 설계하는게 맞을 것 같아 wvalid = s_valid & w_s_run_w 와 같이 설계해야 할 것 같다는 생각이 들었습니다. 바쁘신 와중에 읽어주셔서 감사합니다:) =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요, 맛비님. 수업 정말 잘 듣고 있습니다. 다름이 아니라 수업을 들으며 빌드도 해보고, 파형도 보던 중에 컴퓨터가 아무래도 이상해진 것 같아 보았더니 512기가 SSD 용량 중에서 ubuntu가 400기가를 차지하며, 컴퓨터가 먹통이 되었습니다. 수업은 3분의 1정도만 수강한 상태라 절대 400기가를 차지할 리 없다고 생각합니다. 제가 비정상적인 상황인건지, 아니면 맛비님은 주기적으로 큰 용량의 파일을 지워주는 것인지 궁금합니다.

우선 vivado tool에 대한 이해도가 상당히 낮습니다 ㅜㅠ 그래도 혼자 최대한 해보자는 마음으로 이것저것 만져보고 있는데 이해가 안되는 점이 있어서 질문드립니다!  강의에서 말씀하시길 wire [5-1:0] hour_val = (r_sec_cnt/(60*60)) % 24;부분이 critical path라고 말씀하셨는데 vivado에서 bitstream을 생성하던 중에 오류를 보니까 뭔가 느낌상 source, destination 부분을 보면 될 거 같더군요근데 destination이 o_hour가 아닌 o_min으로 돼있더라구요혹시나해서 o_hour로 가는 path를 열어보니 거기선 positive slack이었습니다. 그래서 이걸 보고 위 코드가 아닌 wire [6-1:0] min_val = (r_sec_cnt/60) % 60;해당 코드에서 neg slack이 발생한 거 같은데 맞을까요??  그리고 해결책으론 re-timing을 사용하셨는데 제가 1차원적으로 생각하기엔 clock period를 두배하면, 즉 100MHz가 아닌 50MHz로 바꾸면 뭔가 굳이 코드를 수정하지 않아도 될 거 같은데 맞는 논리일까요..? 

안녕하세요 ! 설치를 며칠째 하고있는데 결국 설치까지는 완료가 됐습니다. 그러나 오류로 vivado실행이 안되고 있는 상태입니다.맛비님과 같은 명령어를 사용했으나 출력문이 다르기도 합니다which vivado 명령어를 쓰면 아무것도 안 뜨는데 그렇다고 설치가 안 된 것은 아닙니다..근데 ./xvlog실행은 안 됩니다....~/.bashrc파일에 source 추가도 해주었습니다.xvlog실행이 안되어서 vi ~/.bashrc에export PATH="/mnt/d/yubeen/tools/Vivado/2022.2/bin/:$PATH" 추가는 못했습니다만 만약 하게 된다면 여기서 /mnt/d/ 이 부분은 어떻게 처리를 해야할까요? 이 문제에 앞서 어떻게 하면 실행이 될까요? ㅜㅜ 지우고 재설치해야할까요..

안녕하세요. IP를 만든 후 새로운 프로잭트에서위와 같이 ZYNQ를 불러오는 단계에서 vivado가 아래와 같은 메세지와 함께 먹통이됩니다.Prism-ES2 Error : GL_VERSION (major.minor) = 1.4구글에도 관련하여 해결법이 잘 안보여서 혹시 해결법을 아시나해서 질문드립니다!

안녕하세요.이번에 zybo z7-20을 사게되어 선생님께서 블로그에 올리신 글을 보고 보드를 점검해보려하는데,(https://aifpga.tistory.com/entry/Zybo-Z7-20-%EA%B0%9C%EB%B4%89) 여기에 올려주신 동영상과 같이 led가 들어오지 않으며 hdmi로도 아무것도 출력이 되지 않아 혹시 어떤게 문제일까 싶어서 문의드립니다.위와 같이 저 빨간불만 깜빡거립니다. 

안녕하세요 맛비님!좋은 강의 항상 잘 듣고 있습니다.오늘은 RDMA 설계 강의를 보고 직접 RDMA를 구현해 보던 중 의문점?이 생겨 질문드리게 되었습니다. RDMA 설계시, MOR을 위해 AR과 R controller 사이에 FIFO를 사용하였습니다. 이 때 FIFO의 Depth를 통해 하나의 master에서 너무 많은 address request를 날려 bus를 과도하게 점유하는 일을 방지하는 것으로 이해했습니다. 이 때,1) Read channel에서 각 transaction의 종료여부는 burst length를 count하지 않고 RLAST signal을 이용하여 detect하는데, 이 경우 FIFO의 Payload로 burst length를 전달해 줄 필요가 있을까요? FIFO의 Payload width를 줄이면 그만큼 FF를 덜 써 설계상에서 area가 줄어들게 될 테고, 실제로 코드상에서도 ARLEN_r을 Read channel쪽에서 사용하지 않고 있는 것으로 보여 FIFO data width를 0(?!)으로 하여도 되지 않을까 하는 생각이 들게 되었습니다. 혹시 제가 빠트린 부분이 있을까요?2) 위 질문과는 관련이 없습니다만, 보통 AXI 인터페이스를 가지는 IP를 연결할 때는 Interconnect를 이용해서 연결하게 될 테고, 이 때 interconnect의 어느 port에 연결하냐에 따라 ID가 달라지게 될 것 같은데, 왜 xID 포트가 bus 내부가 아닌 consumer쪽에 존재하고, 또 특히 AxID 포트는 output port인지 궁금합니다. 또한 MxN 연결에서 transaction이 어떤 module간에 일어날지는 address에 의해 결정되는 것으로 이해하고 있는데, ID가 어떻게 쓰이는 것인지 잘 이해가 가지 않습니다. 감사합니다. 즐거운 명절 보내시고 새해 복 많이 받으세요:) =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요.FPGA에 관심이 가지게 되어서 VIVADO 강의가 있어서 공부 욕심이 생겨서 수강을 하였습니다.현재 강의 중에서는 Linux에서 Project 를 생성 하는 방법이 따로 언급이 없으며 Vivado를 설치하여 chapter를 열 수 있지만, 개인적으로 폴더를 생성 후 프로젝트를 따라가면서 배워보고 싶은데 방법을 알 수 있을까 하여 문의 드립니다.참고할 사이트 있으면 기재해주시면 감사합니다.