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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

bram depth 관련

해결된 질문

168

Kmmmdq

작성한 질문수 6

1

안녕하세요,

bram 총 용량이 600KB 이상일 때, 36KB 단위로 나눠져 있는 걸로 알고 있습니다.

그러면

(* ram_style = "block" *) reg [16-1:0] ram [0:30000-1];

위와 같이 width 16bit, depth 30000으로 하면 약 60KB 로 36KB를 넘어섭니다.

그러면 bram을 36KB 단위로 module을 분리해 줘야 하는지, 아니면 합성툴이 자동으로 처리해주는지 알 수 있을까요?

verilog-hdl fpga 임베디드

답변 1

0

설계독학맛비

안녕하세요 🙂

FPGA 칩셋 마다, 얼만큼의 size 와 freq 가 제공되는지는 직접 해보셔야 아실 것 같은데요.

  • 합성 도구는 사용자가 선언한 메모리 크기를 자동으로 여러 개의 BRAM 블록으로 나누어 배치합니다.

  • 사용자가 직접 메모리를 36KB 단위로 나눌 필요는 없습니다.

  • FPGA 아키텍처와 합성 도구가 이를 자동으로 처리하여 최적의 메모리 배치를 수행합니다.

즐공하세요 🙂

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