안녕하세요 맛비 스승님!훌륭한 강의 너무 감사드립니다! 저는 BRAM의 bit width를 늘려서 사용하고자 하는데요,AXI4 lite가 32bit 버스이다보니 BRAM의 dual port 중 AXI와 연결되는 포트는 32bit 그대로 두고 BRAM의 dual port 중 코어와 연결되는 포트는 32bit 보다 크게 써도 아무런 상관이 없나요? 만약, 제가 정의한 dpbram의 bit width가 64bit라면 BRAM의 코어와 연결되는 포트를 64bit으로 설계해도 문제가 발생하지 않는건지 궁금합니다!

sudo apt-get update에서 오류가 납니다! 네트워크 연결 오류같은데... 혹시 해결법을 아시는지요? ㅜㅜ 구글링해서 나오는 방법은 거의 다 시도해봤습니다

위 내용을 볼 때 ip 매칭관련 문제 같습니다. 혹시 해결방안 있는 지 여쭤봅니다.

설계독학맛비 지식공유자님, 안녕하세요!인프런 운영팀의 자미라고 합니다.고객센터 통해서, 예비 수강생의 질문이 들어와 제가 대신 여쭤봅니다. 강의 구매 전으로 아래 내용이 필요한 지 여쭤보셨어요.[ 질문 ] hw가속기 강의를 듣기전에 지금 fpga 구입을 해야하는지 궁금하여 문의 드립니다.학교에서 zynq보드랑 fpga보드가 있는데 ps영역도 사용해야하므로, zynq보드를 사용해야할것같은데 저희가 따로 zybo를 구입해야하는지 궁금합니다. 만약 zynq(zedboard)보드로 이용이 가능한지 혹은 외부소자도 따로 구입을 해야하는지 궁금하여 문의글 남깁니다. 감사합니다.+) 세 개 zynq, zybo arty 세 개 중에 추천해주신다면 감사합니다.이라는 내용에 대해 질문해주셔서, 이 부분에 대해 강사님께서 확인 후 답변 남겨주시면 제가 전달해드리도록 하겠습니다.참고로, 저희가 제공하는 [수강 전 문의하기] 라는 기능을 통한다면 수강생이 바로 질문하실 수 있는데요!이 강의는 그 기능을 제공하고 있지 않아 제가 대신 질문을 통해 남기는 점 양해해 주시길 바랍니다. 😃 항상 좋은 지식 나누어 주셔서 감사드립니다.

안녕하세요 🙂 강의 잘 보고 있습니다[1. 질문 챕터] : 38장-2부 6분때[2. 질문 내용] : 표나 이전 강의에서는 input  [31:0] mem; 이 최종 주소를 나타낸다고 했는데 강의나 주석에서는 base address를 타나낸다고 하네요. 어느쪽이 맞는 것인가요?🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : 어느쪽이 맞는 것인가요? ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 맛비님Season1 프로젝트부분인 STOP_WATCH를 공부하고 있는데 절차대로 모두 하고 vitis에서 build 후 run을 실행하면 다음과 같은 에러가 나오는데 해결을 계속 해보다가 결국 안되서 어떤 부분이 잘못되면 해당 에러가 나올 수 있을지 여쭤봐도 될까요? vivado와 vitis는 2023.2 버전을 사용중이고 해당 보드(Cora-z7)를 다른 사람 컴퓨터로 테스트 해봤을 땐 괜찮았습니다.

안녕하세요 🙂좋은 강의 감사드립니다[1. 질문 챕터] : 36강 3:33[2. 질문 내용] : locked access 에서 interconnect 전체를 잠그는 것인가요? 아니면 타겟 slave만 잠그는 것인가요?[3. 시도했던 내용, 그렇게 생각하는 이유] : exclusive access는 slave의 특정 region만 잠그는 것으로 명확하게 이해가 되었습니다. 그런데 locked access 부분에서는 둘 중 어떤 것을 의미하는지를 잘 모르겠습니다. ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================질문 챕터 : [Verilog HDL/FPGA 외전1 - 시계만들기] Chapter 2. 시,분,초 만들기 - Part2질문 always @(posedge clk) begin if(reset) begin r_cnt_val <= {P_COUNT_BIT{1'b0}}; o_tick_gen <= 1'b0; end else if (i_run_en & i_tick) begin if(r_cnt_val == P_INPUT_CNT -1) begin r_cnt_val <= 0; o_tick_gen <= 1'b1; end else begin r_cnt_val <= r_cnt_val + 1'b1; end end else begin o_tick_gen <= 1'b0; end end위 코드에서 else if (i_run_en & i_tick)이 부분의 경우 아래 그림과 같이 set up Time(두번째 사진 1) 에 의해 59 -> 0에서 tick이 1로 전달되는게 아니라 그 다음 posedge clk (두번째 사진 2) 0 -> 1일 때 tick이 1로 전달되는게 맞나요?질문 드린게 맞다면 그냥 negedge에서 확인하면 되는게 아닌지 궁금하여 질문 드립니다.

안녕하세요 🙂[1. 질문 챕터] : 19장[2. 질문 내용] : 19장의 실습에서 AXI에 ILA를 추가하여 waveform을 다음과 같이 확인하였습니다.위 화면에서 2가지 질문이 있습니다. AWADDR이 write HS 지점에서는 정확하게 0x0c로 되어있습니다. 맛비님의 레지스터맵에 의하면 정확한 동작임을 확인할 수 있습니다. 그러나, HS가 끝난 후에 AWADDR이 0x10이 되는 이유가 궁금합니다!HS 후에, AW_CNT가 1을 나타내는 것이 AWADDR이 0x10이 된 것과 관련이 있는지 궁금합니다!좋은 강의 감사드립니다 !!

안녕하세요 🙂[1. 질문 챕터] : FPGA 18장, 곱셈코어 시뮬레이션[2. 질문 내용] : 시뮬레이션을 돌릴때 num_cnt를 4096으로 설정했는데도 불구하고 addr0_b0, addr0_b1의 최고값이 7777인 것으로 확인됩니다. 4096까지 돌아야 된다고 생각하는데 왜 7777에서 시뮬레이션이 마무리 되는 것인지 궁금합니다. 좋은 강의 감사드립니다 ㅎㅎ

안녕하세요 🙂Vitis 2022.1을 설치하고 나서 Vivado를 실행하여 보았는데, Open Project를 클릭하여 프로젝트 파일이 있는 폴더로 이동하려고 하면 아래 캡처한 화면과 같이 "An internal exception has been detected. Vivado may be in an unstable state." 에러가 나고 더 이상 진행이 되지 않네요. 혹시 이 오류 해결방법이 있으면 공유 부탁합니다.감사합니다.

다운로드 아되는 문제가 해결이 안되서 삽질하고 있습니다. vitis를 시작하면 자꾸 예전 것이 포함됩니다. vitis를 새롭게 시작하고 싶습니다. 감사합니다.

안녕하세요. 맛비님 좋은 강의 감사합니다. Vivado 2020.2, Vitis 2020.2 버전입니다. Zybo 20, Zybo 10 모두 테스트 해봤습니다.늘 마지막 단계에서 아래와 같은 에러가 계속 발생합니다.  어떤 것을 살펴봐야 할까요?  

혹시 AI 관련 강의도 Zybo Board가 필요한가요?

안녕하세요 맛비님강의 잘 듣고 있는 도중에 always 블럭으로 combination logic을 기술하는 경우 제가 명확하게 알고 있는지 궁금합니다. always로 코드를 작성 할 때, 그 안에 내부 변수는 reg로 사용하고, 이 reg변수는 register,latch(보통의 경우 의도하지 않은), combination logic을 만들 때 사용되는 것으로 알고 있습니다. 저는 always 블럭을 사용할 때, 의도하지 않은 latch가 발생하는 것을 완전히 피하고 싶습니다.그래서 코드 작성 스타일을 이렇게 하면 좋을지 궁금합니다. /*output combination 2*/ reg done; //this is not a register, it is just combination logic circuit reg running; //this is not a register, Do not confuse reg idle; //this is not a register, you must not make latch always@(*)begin done = 0; running = 0; idle = 0; case(c_state) S_IDLE : idle = 1; S_RUN : running = 1; S_DONE : done = 1 default : begin done = 0; running = 0; idle = 0; end endcase end default에 그 외적인 정의되지 않은 동작에 대해 처리하도록 작성하거나case문을 시작하기 전에 각각 초기값을 작성해두면 되는 것으로 알고 있습니다. 하지만 이놈의...chatGPT는 초기값도 작성하고 default문을 둘 다 작성 안하면 latch가 발생할 가능성이 있다고 해서... 이 점이 궁금합니다. 사실 위의 코드처럼 작성하면 정말로 latch가 생길 여지가 없어 보입니다만...아시다시피 번거로움이라는 이슈로... 아 그리고 질문이 하나 더 있습니다.fsm_counter부분에서 state로 동작을 제어한다는 개념을 반복해서 공부하고 있습니다. assign o_done = done; assign o_running = running; assign o_idle = idle; reg [31:0] r_cnt_num; //this is register to capture input value always @(posedge clk or negedge reset_n) begin if(!reset_n)begin r_cnt_num <= 0; end else if(i_run) begin r_cnt_num <= i_cnt_num; end else if(o_running) begin r_cnt_num <= r_cnt_num; end else if(o_done) begin r_cnt_num <= 0; end end reg [31:0] r_cnt_core; assign is_done = o_running&&(r_cnt_core == r_cnt_num -1); /*counter core part*/ always@(posedge clk or negedge reset_n) begin if(!reset_n)begin r_cnt_core <=0; end else if(o_idle)begin r_cnt_core<=0; end else if(o_running)begin r_cnt_core <= r_cnt_core + 1; end else if(is_done)begin r_cnt_core <=0; end end 이 부분은 위에 질문 코드 바로 뒤에 이어지는 코드입니다.바로 위의 블럭에서 첫번째 capture register를 기술하는 부분에서run state일 때도 register가 어떻게 동작해야하는지 꼭 기술해야할까요?이 부분은 맛비님 코드에서 작성되어있지는 않던데, 제가 생각하기에는...run state일 때 register의 동작이 어떻게 될지 예상이 안가서 직접 작성해주는게 좋아보이는데..어떻게 생각하시나요? 두번째 always블럭 또한 같은 맥락으로 idle상태일 때 core 내부에 있는 register의 동작도 기술해주는 것이 필수적일까요? 위의 코드는 수업에 다루신 코드를 제가 schematic을 보고 다시 작성한 코드입니다.  저의 질문은 여기까지입니다. 감사합니다.

Vitis2024.1.0 사용 하고 있고, ZynqMini 7020 으로 공부하고 있습니다. 1, 정상적으로 Boot 이미지를 만들고, 2 ,정상적으로 Flash에 Download 한 것 같습니다.그런데.. 스위치 변경 하여 QSPI 모드로 다시 시작하는데 QSPI Boot로 동작 안되는 것 같습니다. 어디를 봐야 할까요??? vitis에서 zynqmin7020 물리고 jtag mode 에서는 run 또는 debug 동작은 잘 됩니다.

안녕하세요. 제가 Arty z7 20을 최근 사서 디폴트 상태로 HDMI 포트 연결하고 모니터와 LED 확인해보았는데, LED는 잘 나오는데 모니터에는 아무것도 뜨지 않습니다. 이럴 경우 불량을 의심해봐야 하는 것일까요? (모니터는 평소에 잘 쓰고 있는 모니터이고 현재 vitis 설치 중이라 다른 실습은 해보지 않았습니다ㅎ )감사합니다

안녕하세요 🙂[1. 질문 챕터] : 21장 17분 40초[2. 질문 내용] : 기존 질문 에서 추가 질문 남깁니다. 기존 의도대로 4096 개의 input node, 4개의 ouput node를 갖는 딥러닝을 설계하고자 아래와 같이 수정되어야 한다고 생각하는 데, 시도한것이 맞는지 질문드립니다[3. 시도했던 내용, 그렇게 생각하는 이유] : 다음과 같이 C코드 수정for (int i = 0; i < MEM_DEPTH; i++) { // IN_NODE는 MEM_DEPTH만큼 랜덤 생성 후, NUM_CORE만큼 반복 int node_value = rand() % 256; // 0~255 범위의 랜덤값 생성 (8비트) for (int core = 0; core < NUM_CORE; core++) { IN_NODE[core] = node_value; // 동일한 node_value를 NUM_CORE에 반복 할당 IN_WEGT[core] = rand() % 256; // IN_WEGT는 각 core마다 랜덤값 할당 OT_RSLT[core] += IN_NODE[core] * IN_WEGT[core]; fprintf(fp_in_node, "%d ", IN_NODE[core]); // IN_NODE 값을 출력 fprintf(fp_in_wegt, "%d ", IN_WEGT[core]); // IN_WEGT 값을 출력 } fprintf(fp_in_node, "\n"); fprintf(fp_in_wegt, "\n"); } 기존 질문에서 말씀하신대로, node1,2,3,4가 같아야 한다는 것이   이렇게 되어야한다는거 맞을까요??수정없이 강의대로 진행할시,  4096*4개의 input node, 1개의 output node를 갖는 딥러닝 추론을 진행한것이고, 각 코어를 1번 run/done 하여 얻은 4개의 결과를 모두 더하면 1개의 output node의 결과를 얻은것과 같다고 이해해도 될런지 궁금합니다!    

안녕하세요 🙂[1. 질문 챕터] : 21장 9분 25초[2. 질문 내용] : 1. 코어의 연산 결과를 바로 myip_AXI 모듈 내 레지스터에 저장하는 이유가 궁금합니다! 현재까지 BRAM에 데이터를 넣고 꺼내고 하는걸 배웠는데 ,,, 결과 write용 bram2를 안쓰니까 궁금합니다!bram을 거쳐서 데이터를 넣고 꺼내는 시간/ 바로 레지스터로 가도록 하는 시간 중에 뭐가 더 빠른가요??데이터가 많을때도 모듈에 레지스터를 엄청 많이 만들어서 bram을 안쓰는건 어떨까요?? bram을 쓰는 것보다 같은 데이터양 대비 사용 리소스가 많다거나, 시간이 더 오래걸린다는 단점이 있을까용??[3. 시도했던 내용, 그렇게 생각하는 이유] : 21장에서는 코어에서 연산한 데이터가 4개씩이라 적게 나와서 굳이 BRAM을 안쓰는거같다고 생각합니다! 

DDR2에 대한 설명을 해주실 때 QDR이 적용되었다고 설명해주셨는데,SK하이닉스 뉴스룸에서 GDDR DRAM 관련 자료를 찾아보다 GDDR5부터 QDR이 적용되었다고 하는 게시물를 봤습니다.해당 게시물에서는 시스템 클록(CK)과 이를 두 배로 높인 데이터 클록(WCK)을 모두 사용하여 클록 속도를 4배로 높여준다고 설명하고 있습니다.강의에서 설명해주신 페이즈가 다른 클록 2개를 쓰는 QDR과는 조금 다른데 그렇다면 DDR2부터 적용된 QDR과 GDDR5에 적용된 QDR은 용어는 같지만 다른 개념인가요?게시물 링크:https://news.skhynix.co.kr/post/go-beyond-graphics내용: GDDR6의 놀라운 점은 더 있습니다. 바로 고도화된 ‘DDR’입니다. DDR이 클록 한 번에 두 번의 데이터를 내보낸다고 했는데요. GDDR6는 시스템 클록(CK)과 이를 두 배로 높인 데이터 클록(WCK)을 모두 사용하는데, 이 과정에서 클록을 4배로 높여줍니다. ‘쿼드 데이터 레이트(Quad Data Rate·QDR)’ 기술을 이용하는 것이죠. 참고로 QDR는 그래픽 메모리에서 GDDR5부터 적용되기 시작했습니다. 정리하면 GDDR5와 GDDR6의 CK가 1.75Gbps라고 했을 때, GDDR5는 최종 데이터(DQ) 속도가 7Gbps에 그칩니다. 이와 달리 GDDR6의 경우 14Gbps까지 올릴 수 있습니다.