create_clock -name root_clk -period 20 [get_ports {clk}]derive_pll_clocksderive_clock_uncertainty 챕터3의 마지막 tool시연 영상에서 해당 부분을 입력하고 run synthesis하는 과정에서 막혔습니다.저는 이미 비바도가 설치되어 있기에 해당 프로그램을 바탕으로 실습 진행중이었습니다.다만 비바도의 경우 xdc파일 형태로 런이 진행되고, derive_pll_clocksderive_clock_uncertainty위의 두 문장은 적용되지 않는 다는 것을 알게 되었습니다.이럴 경우 어떤 코드를 작성해야 해당 기능을 대체할 수 있을 까요? 양질의 강의 감사 드립니다.

안녕하세요 첫 과제 진행에 있어 질문이 생겨 남깁니다. 제가 궁금한 점은 '왜 같은 SRAM 모델을 똑같이 인스턴스 시켜주냐' 입니다.  제가 이해한 바는 `define 한 줄로 시뮬레이션, FPGA, ASIC을 선택할 수 있게 만드는 것이 이번 과제라고 생각합니다. 근데 동일한 모듈은 그저 인스턴스 해준다는게 의미가 없다고 생각들어 질문드립니다. 상황에 맞게 다른 모듈을 정의해주어야하는게 아닌가요? 예를 들어 시뮬레이션에서는 시뮬레이션 전용 SRAM 모듈을 인스턴스 해줘야하고 FPGA에서는 FPGA 전용 모듈을 인스턴스 해줘야한다고 생각합니다.제 생각이 틀린 것일까요?

제 화면에는 삼코치님의 화면대로 run all이 뜨지 않는데 해결할 수 있는 방법이 있을까요?

강의대로 진행 시, 실행이 안됩니다 도와주세요

모든 전 과정을 마무리하고 step.2 마지막 vivado install에서 오류가 발생했습니다. 도와주세요

지금 다 지우고 새로 깔고 진행중인데 문제는 ubuntu 20.04 터미널을 닫은 후 새로 설치하였는데 mobaxterm에서 인식을 못하는 건 어떻게 해결해야할까요?(현재 1강 ~6:00분 경까진 진행하여 ubuntu 사용자 계정 생성과 wsl 최신 업데이트는 완료했습니다.)제발 도와주세요....

1강 리눅스 환경 구축 중 ubuntu 22.04.5 LTS 클릭할 시, 이름/비번 창이 아닌 이런 화면이 뜹니다. 어떻게 해결해야 할까요...?

안녕하세요. tool 관련 질문드립니다.vivado로 진행해도 상관이 없을까요?또한 zynq z7-20 보드가 있어 직접 설계한 부분을 hw에서 구현출력값을 확인하고 싶어 질문드립니다. 앞으로 프로젝트 진행과정에서 직접 hw구현 시 어떠한 방식으로 확인 가능할까요?예를 들어 serial 통신이나 ila같은 방식으로 확인하는게 좋을까요?

안녕하세요AI 가속기 관련해 최근 연구를 시작하게 된 석사과정생입니다강의 감사히 잘 듣고 있습니다. 다름이 아니고, 일반적으로는 matrix multiplication에 관한 가속기가 연구되는 것으로 알고 있으나최근에 제가 진행하고 있는 연구 주제가 softmax 연산에 관한 가속기라, 이러한 연구에 관해 질문을 좀 드리고 싶습니다.강의 중에 CNN에서는 사실상 마지막 단에서 max값만 찾아 분류를 수행하면 되기 때문에 굳이 inference시에는 softmax연산을 진행하지 않아도 된다라고 말씀해주셨습니다.혹시 그렇다면 softmax연산을 가속하는 것 자체가 큰 contribution이 없는 연구일까요?CNN말고 transformer에서도 Query와 Key의 유사도를 구하고 이를 가중치 값으로 쓰기 위해 softmax연산을 사용하는데, 여기서도 굳이 inference시에 softmax연산을 사용할 필요 없이, 유사도가 높은 순으로 나열하기만 하면 되는 건지 의견을 여쭙고 싶습니다.연구를 하며 정말 많이 헤매고 있었는데,이 분야에 대해 저와 같은 초심자도 이해하기 쉽도록 좋은 강의 제공해주셔서 정말 감사드립니다.혹시 강의 내용과 많이 벗어나는 질문이었다면 죄송합니다 ㅠㅠ 현업자 분의 의견을 여쭙고 싶어 올리게 되었습니다.

안녕하세요 🙂[1. 질문 챕터] : 2장 12분 40초[2. 질문 내용] : modeling code이기 때문에 실제 하드웨어 모듈이 되면 안된다고 하셨는데 이 부분이 잘 이해가 안됩니다ㅠ베릴로그로 모듈 내용을 작성하고 synthesis 를 통해 실제 하드웨어로 만들 수 있게 바꾸는거 아닌가요?모델링 코드의 역할이 실제 하드웨어에 들어가는 모듈을 작성하기 전에 모듈의 동작을 시뮬레이션하기 위해 사용하는건가요? 

안녕하세요 🙂[1. 질문 챕터] : 섹션2-3 1분30초 [2. 질문 내용] : .zip압축파일 제외한 나머지를 모두 삭제해도 되나요? .Identifier .bin .log .jou tools 들을 삭제해도 되나요?그리고 설치영상이 두 개 올려져 있던데, 첫번째 영상만 봐도 상관없나요? (첫번째 영상만 따라했고 vivado &실행까지 정상적으로 됩니다) 그리고 mobaxterm다운로드 할때, 첫번째 영상에선 Portable edition을, 두번째 영상에선 Installer edition을 다운받으셨던데 둘 중 무엇을 설치해야하나요? [3. 시도했던 내용, 그렇게 생각하는 이유] :

안녕하세요.[1. 질문 챕터] : HDL 9장, 5분 50초[2. 질문 내용] : Unsigned 연산 결과인 156이 -100의 2의 보수가 되는 원리가 궁금합니다.[3. 시도했던 내용, 그렇게 생각하는 이유] : Unsigned A : 01100100 (십진수 : 100), Unsigned B : 11001000(십진수 : 200)강의에서, 2의 보수 위키백과 내용 중, '2의 보수는 대부분의 산술연산에서 원래 숫자의 음수처럼 취급한다'. (2분 57초)A - B = A + (-B) = 01100100 + 00111000 = 10011100 (십진수 : 156)이를 통해, Unsigned 연산 결과 156이 나온 원리를 알았습니다. 하지만, A, B를 signed type이라고 가정했을 때의 결과인 -100이 unsigned type으로 정의한 A, B의 연산 결과의 2의 보수값이 되는 원리를 정확히 모르겠습니다.8bit 중, MSB를 취급하는 방법이 완전히 다른데, 어떻게 2의 보수 관계가 되나요?

안녕하세요 verilog hdl을 공부중인 학생입니다.다름이 아니라 제가 한 신호를 wire[15:0] A; 라고 선언했고 input B을 선언한 상태입니다.여기서 assign A={8{B}}; 라고 할당을 했는데 A의 상위 8bit가 0의 값으로 할당이 되더라구요.검증에 사용한 simulator는 intel의 questa를 사용했습니다. 정의가 되지 않은 bit에 대해 자동으로 0을 할당하는것이 맞는건가요?? high-z나 x가 나와야된다고 생각했지만 0이 나와 의문이 듭니다.

안녕하세요.단순 재설치 관련 질문이어서 알려주신 포맷을 따르지 않고 질문드립니다.왕초보인데요.설치단계에서 강사님이 얘기하지 않은 명령어를 실수로 실행해 버리기도 하고(sudo apt upgrade -y), 에러도 발생해서 새로 설치하고 싶습니다.그래서 기존꺼를 지우고 재설치하는 방법에 대해 알려주시면 감사하겠습니다.그리고 추가 질문은 설치가 제대로 되면 몇G정도를 차지하는지요?감사합니다  

안녕하세요, 강의를 수강하다가 궁금한 점이 있어서 질문드립니다. 강의에서 사용한 Data는 기본 integer를 사용하여 MAC연산을 rtl로 구현 시 +, * 연산자들을 이용하여 구현을 하셨는데 만약 입력으로 들어오는 feature, 학습이 완료된 weight들이 Floating point 32, Brain Floating16 등의 형태를 가지고 있다면 해당 데이터형에 알맞은 ALU 를 따로 설계 후 instance해오는 방식으로 Core를 설계하는지, 그리고 실제 일반적인 AI 가속기 구현 시 주로 어떤 형태의 Data형을 더 많이 사용하는지 궁금합니다! ==================

28page 부터 보고 있습니다.보면서 궁금한 점이 강사님께서 예제소스를 올려주셔서 그걸로 업로드 하면 모든 소스가 나와 있어서 비교하며 따라가고는 있는데 만약에 제가 필드에서 처음부터 코딩을 한다고 하면 User Top (system wrapper) 도 코딩을 하여야 하는걸까요? LED TOP이야 제어하는 부분이니까 코딩을 하는게 맞는데 PS, PL을 포함하는 TOP 코딩은 뭔가 막막하네요...여기서의 System wrapper는 PS 영역이 맞는건가요? 뭔가 두서없이 질문을 드렸네요..

강의를 늦게 듣거나 여러번 보고 싶어서 강의 연장 요청을 하려고 하는데 가능할까요

안녕하세요 🙂[1. 질문 챕터] : [HDL 22장] 모듈간의 정확한 Data 전달을 위한 Valid / Ready Handshake I/F - 실습편 1~5분 basic module에서 [2. 질문 내용] : Valid / Ready Handshake I/F란 valid신호와 ready신호가 동시에 1일때만 데이터가 전달이 되게 하는 인터페이스인테어떤 부분이 ready신호와 valid신호가 handshake일어나는 부분을 의미하는지 이해가 안갑니다. m_ready가 1이기만 하면 아래 플립플롭에서 S_data가 무조건 출력되서 valid신호와 관계없이 데이터가 전달되지 않나 싶습니다. [3. 시도했던 내용, 그렇게 생각하는 이유] : 동시에 1 이여야만 된다라는 내용이 있으려면 적어도 and gate가 하나는 있어야하지 않나요? 

vivado &쓰고 enter을 치면 이런 화면이 나옵니다.

안녕하세요 🙂download를 시작하고 계속 이렇게 error가 뜨는데 이거 고칠 방법이 있나요?==================