Verilog HDL Season 1 (Clock부터 Internal Memory까지) 강좌에서섹션 2 실습을 위한 무료 환경 Setup(2강) 4분 55초 쯤 Linux 커널 업데이트 패키지 부분에서 다운로드가 진행되지 않아서 질문 드렸습니다! 설치 영상에 따르면 프롬프트에서 에러가 나온 뒤에Windows 기능 켜기/끄기에서 "Hyper-V", "Linux 용 Windows 하위 시스템", "가상 머신 플랫폼"을 체크한 뒤에 "x64 머신용 최신 WSL2 Linux 커널 업데이트 패키지"를 다운로드 받은 후에 재부팅하면 Ubuntu가 정상적으로 작동하였습니다. 하지만 저는 먼저 처음 Ubuntu를 실행했을 때이렇게 에러 설명 부분에 물음표("?") 모양이 많이 나오고 x64 머신용 최신 WSL2 Linux 커널 업데이트 패키지를 다운로드 할 때에도 이러한 창이 나타납니다. 위 현상은 Windows 기능 켜기/끄기에 3가지 항목 모두 체크한 상태에서 재부팅을 하고 난 뒤에 발생했습니다(가상 머신 플랫폼은 Virtual Machine Platform와 같다고 생각했습니다)혹시나 제가 잘못 건드린 부분이 있을까하여 컴퓨터를 포맷을 한 뒤에 다시 실행했는데도 똑같았고, Ubuntu를 다른 버전으로 시도해보았으나 모두 똑같은 현상이 발생했습니다.  혹시 제가 어디서 잘못했는지, 놓친 부분이 있는지 알 수 있을까요?

14장에서 시뮬레이션을 했을 때 o_power_of 8과 i_value의 파형을 비교해보면 latency가 3cycle이 아니라 2.5cycle로 나오는데 왜 그런지 궁금합니다

이벤트를 통해 수강기한을 무제한으로 연장 할 수 있다고 하셨는데, 어디서 해당 이벤트를 확인 할 수 있을까요?

안녕하세요 🙂Xilinx에서는 아래 그림과 같이 DMA ip를 제공하고 있습니다.이걸 사용하는 것과 본 강의에서 Mem copy ip를 설계하는 것과 어떤 차이가 있는 건지 궁금합니다. 

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 시계만들기에서 주신 자료를 wsl에서 build로 실행했을때는 강의와 같이 시뮬레이션 파형이 잘 나오는데 윈도우에서 vivado를 실행해서 올려주신 파일 그대로 가져다가 실행하면 시뮬레이션 파형이 강의와 다를까요?

안녕하세요. 파이프라인 동작 코드 분석 중 의문점이 생겨 질문 드립니다.다음의 다이어그램에서 보면, RegDST에 대한 명령이 ID 스텝에서 디코딩 된 후, EX 스텝까지 전달이 되어서 rt/rd중 선택하는 MUX를 통해 결정비트로 동작하는 것처럼 보입니다. 하지만, 코드 상에서는 ID step에서 해당 동작이 구현된 것 같습니다. 이 후 D FF을 통해 EX스텝으로 해당 비트가 전달되는 것은 동일합니다.혹시, EX가 아닌 ID 스텝에서 해당 기능을 구현하신 이유가 있을까요?질문이 많은데 늘 친절하게 답변주셔서 감사합니다!

논리 합성은 문제 없는데 시뮬레이션만 돌리면 이런 오류가 뜹니다. 왜 이러는 걸까요?

안녕하세요. 아날로그 회로 Trade -OFF 강의를 수강하다 헷갈리는 점이 있어 질문드립니다. Trade OFF 두번쨰 그림에서 Supply Voltage와 Voltage Swing이 Trade OFF 관계에 있다고 말씀주시고, 그림도 그렇게 그려져 있는것으로 보이는데요.  다만 세부 설명에서는 Vdd가 커지면 Voltage Swing의 범위가 커져 그만큼 Swing 마진 범위가 커져 Sat. mode로 동작할 수 있는 동작점이 잘 잡혀져 있다 라고 설명주셨습니다.  그렇다면 Vdd가 커지면 Voltage Swing도 커지는 같이 좋아지는 방향인데 Trade off 관계라고 표현하신게 이해가 안되어서 질문드립니다! 저는 Trade off라 하면 하나를 취득하면 하나는 더 나빠지거나 버려야하는 관계로 이해하고 있는데, 전체 시스템 관점에서 Vdd는 작은걸 쓰는게 Power 관점에서 좋아서 그렇게 표현하신건지 궁금합니다.

강사님 안녕하세요,좀 더 값 싼 가격에 직접 회사에서 HIL 보드를 제작하여 강의와 연동해주시는 점은 인지하고 있는데, Zynq 보드와는 구체적으로 어떤 차이가 있는지 궁금합니다!

해당 코드에서 보면 decoder_ham은 var5가 parity bit1인 것처럼 코딩이 되어 있습니다.실제로 Hamming Decoder 모듈에서는 var1이 p1인 것처럼 코딩이 되어 있구요. 근데, d1을 선언할 때는 갑자기 var1자리에 var5가 입력됩니다.이상하게도 결괏값은 잘 나오는 거 같구요..제가 이해 못하는 무언가 있는건가요?

맛비님. 안녕하세요.좋은 강의 항상 잘 보고 있습니다.MOR에 대해 질문이 있습니다. RDMA에서 FIFO의 data에 burst len을 입력하는 것으로 해석됩니다. 만약 이런 경우라면0x20000000번지에서 128 바이트를 읽는 중0x2000C000번지에 128 바이트를 읽는 식으로 동작이 되나요?제가 코드를 봤을 땐 위처럼 동작이 불가능해보여서요. 만약 제가 생각한게 맞고 위처럼 동작하도록 수정하려면 메모리 주소 FIFO와 burst len FIFO 두 개를 사용해야할까요? ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요. 현재 DRAM ctrl 과제 진행 중테스트밴치를 통해 웨이브폼을 확인하는 중입니다.혹시 여기서 cnt값을 추가해서 확인하고 싶으면, 어떻게 해야 할까요? cnt는 DRAM cell 내부에서 조건에 따라 카운팅을 해줘tRCD,tWLC등의 조건을 만족하는지 확인하는 파라미터입니다. 그리고 추가적으로 웨이브폼 확인 중 의문이 생기는 부분을 확인하여 질문 드립니다.해당 부분은 첫 번째 WR신호를 마친후 o_ack가 high로 변하는 타이밍입니다.해당 타이밍에 저는 curr_row와 next_row의 addr값이 서로 다르다고 생각하였습니다.그래서 precharge로 넘어가야 할 것이라 예상했는데, 실제로는 같은 row로 인식하여 한번 더 쓰기를 진행했습니다. 다만 이번엔 dq핀에서 40이 아닌 50으로 출력값이 나왔습니다.... 혹시 왜 이렇게 동작했는지 알려주실 수 있을까요..감사합니다

안녕하세요 강사님 영상을 보면서 똑같이 따라했는데 cmomn, cmosp가 나오질 않습니다. 파일에 넣은곳에서도 찾아봤는데도 없네요  

설정 다하고 tsmc 다운까지 받았는데 여기서 같은 설정 선택이 안 나오네요 이전에 설정하는 것부터 알려주세요

안녕하세요.열심히 verilog와 systemverilog를 공부중인 수강생입니다.학부에서 디지털설계를 배울때나, 뭐 인터넷에서 자료를 찾을 때 코드를 보면sequential logic : always @ (posedge clk) 사용combinational logic : always @(*) (혹은 assign) 사용이 공식처럼 되어있는 것 같고,맛비님의 Verilog season1의 강의를 들으며 코드를 봐도 마찬가지인데.... 현재 Systemverilog를 공부하고 있는데, 이런 저런 강의를 찾고 공부를 하다보니 , 여러 강의에서 아래와 같이 이야기를 하더라구요. ①Sequential logic에는 always @(posedge clk)이 아니라 always_ff @(posedge clk)을 사용하는 것이 좋고 combinational logic에는 always @(*) 대신 always_comb 를 사용하는 것이 좋다!(이유는 always_comb시 실수로 래치가 만들어지지 않고, 사람이 직접 @(*)을 관리하지 않고 자동적으로 감지하기 때문..) ②마찬가지의 맥락으로 여러 편리함의 이유때문에 variable 선언 시 reg 대신 logic을 사용하는 것이 편리하다. 이에 대해 한 가지 질문을 드리려고 합니다. 맛비님의 코드도 보면 always_ff나 always_comb, logic를 사용하진 않은 것 같은데 뭔가 다른 특별한 이유가 있어서 인가요?(=혹시 맛비님은 현업에서 logic이나 always_comb, always_ff을 사용하는데 Vivado simulation에서는 sv가 지원하지 않아서 강의용으로 코드에 사용하시지 않는 것인지.. 아니면 정말 뭔가 이유가 있어서 사용하지 않는 것인지가 궁금합니다.)

hamming encoder의 input data는 [16:1]인데 output은 [21:1]이 아닌 [1:21]으로 한 이유가 있을까요?verilog에서 vector를 선언할 때에 [msb : lsb] , [lsb : msb] 두가지 방식을 혼용해서 쓰지 않는 것으로 알고 있었는데testbench에도 이를 위해서 reverse 시키는 부분이 존재하여 hamming code logic의 특징인지 궁금하여 문의드립니다.

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요. 19장에 9분 정도에 timing diagram에 궁금한 점이 생겨서 질문 드립니다. 제가 이해하기로는 Dout 이 Read operation 중일 때 read하고자 하는 어떤 address의 data 값이 Dout에 출력되는 것으로 이해했는데, 영상의 timing diagram 상에는 WE=1, 즉 writing operation 중일 때도 Din의 write하고 싶은 data값이 Dout에 출력되는 것 처럼 보여서요. Dout 은 read operation일 때 read 하고자 하는 주소의 data값만 출력되는 포트 아닌가요?제가 잘못 이해한 것이라면, Dout은 read, write operation 상관 없이 그 당시 가리키는 주소에 해당하는 data값이 출력되는 것일까요..?? 감사합니다!

bank 그룹안에 8개의 bank가 있는데 왜 BA는 2비트로 표현하는 것일까요? 3비트가 있어야하지 않나요?

안녕하세요 🙂신규 보드로 zybo z7-20을 사는 것은 비효율적입니다.비슷한 가격으로 스팩이 5~10배 이상 좋은 kv260을 구매할 수 있습니다. 다만 자료가 부족하여 보드를 구매할 때 망설이는 부분이 있다고 생각이 듭니다.하지만 zybo z7에는 없는 ultra 램과 4GB의 ddr4램 10만개 이상의 LUT과 20만개 이상의 FF, 1280개의 DSP는 석사 레벨 혹은 박사 레벨의 프로젝트도 무리 없이 수행 가능하다고 생각합니다.저도 verilog season1 수강을 할 때도 kv260으로 고생하면서 들은 기억이 납니다. verilog season 2 dma를 실제로 올리고, 작동까지 확인하는 것을 보고 나서, 이제는 다른 수강생들에게 저의 경험을 공유해도 될 것이라고 생각해서 이 글을 올립니다.저의 vivado 환경은 ubuntu 24.04 vivado 2024.1을 사용하고 있습니다. 윈도우 환경에서는 vitis 빌드가 되지 않는 치명적인 버그가 있어서 vivado를 사용하는 분들이면 마음 편하게 SSD를 하나 더 사셔서 듀얼 부팅 환경을 만드시는 것을 추천합니다.  UART 연결하기KV260의 UART는 zybo z7-20과 다르게 36, 37번 pin과 연결되어 있습니다. IO의 기본 voltage가 1.8V로 되어있으므로 이 부분은 수정하지 않아도 될 것 같습니다. 이 화면 그대로 따라하면 될 것 같습니다. jtag bootkv260의 기본 boot setting은 qspi boot입니다. 제가 생각하는 kv260의 치명적인 단점은 external boot selector switch가 없는 것입니다. jtag boot를 위해서 다음의 문서를 참조했습니다.https://xilinx.github.io/kria-apps-docs/creating_applications/2022.1/build/html/docs/bootmodes.html이 환경에서 따로 boot_jtag.tcl파일을 만드신 다음xsct console에서 connecttargetsource .. boot_jtag.tcl파일 위치boot_jtag를 순서대로 입력하면 jtag boot로 변합니다. 이 두가지만 해결하시면 kv260으로도 충분히 수강 가능하다고 생각합니다. 또 kv260에는 100mhz clock이 정확히 안돠고 99000001 이런식으로 클록이 나오는데 이는 에러 코드에 나오는 클록을 그대로 복사 붙여넣기 하시면 해결이 됩니다.DDR3 메모리가 점차 단종 수순을 밟으면서 zybo z7-20도 단종될 것 같습니다. KV260을 사고 싶었는데 자료가 없어서 망설이시는 분을 위한 좋은 길잡이가 되었으면 좋겠습니다.

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================22강 3분 42초 쯤에 해당되는 내용으로,실습코드인 power_of_8_hs.v 에서 볼 수 있듯assign s_ready = ~m_valid | m_ready;s_ready가 m_ready만 요구하지 않고~m_valid와 or 연산을 하고 있는데, 이런 case가 있을까요?곰곰이 생각을 해봐도 잘 이해가 되지 않아서 여쭤봅니다.