안녕하세요, 강의 수강 중 문의드립니다. * 저는 아직 이해가 부족한 부분이 많아 질문 내용을 AI의 도움을 받아 정리하였습니다. Zybo Z7-20 보드로 실습을 진행하던 중 UART 보드 검증 단계에서 문제가 발생했습니다.강의에서는 IO Planning에서 uart_tx/rx 핀을 매핑한 후 PuTTY로 Loopback 테스트를 진행하셨는데, Zybo Z7-20은 온보드 USB-UART 브리지(FT2232HQ)가 PS MIO 핀에만 연결된 구조여서 순수 PL RTL 설계에서는 해당 핀에 접근이 불가능한 것으로 파악했습니다. (첨부 이미지 Figure 7.1 참고)강의 기준 보드는 uart_tx/rx가 PL 핀에 직접 연결되어 XDC에서 바로 매핑이 가능한 것으로 보입니다. 제가 파악한 내용이 맞는지 확인 부탁드립니다.(AI는 USB-to-UART 변환 모듈을 별도 구매하면 해결 가능하다고 설명하고 있습니다. 다만 우선은 제가 파악한 내용이 맞는지 확인이 먼저라 생각되어 문의드리게 되었습니다.  확인 후 여유가 된다면 해당 방법도 시도해볼 예정입니다.) 감사합니다.

안녕하세요.queue 예제 관련 문의드립니다.int q[$] = {0,1,3,6};int b[$] = {4,5};다음과 같이 초기값 선언 시 assignment pattern을 하지않는데 array type에서 이렇게 선언 시 systerm verilog 문법에서는 에러로 생각되는데 예제 의도에 대한 문의드립니다. 감사합니다.] = {0,1,3,6}

안녕하세요.Mission 5를 수행하면서 인프런_SVTB_Mission_5.PDF를 참고하여 코드를 작성하던 중,scoreboard에 cov_done이 선언되어 있지 않아 아래 구문에서 에러가 발생하는 것을 확인했습니다.scb.cov_done = cov_done;PDF 내용에는 scoreboard 파일에 coverage 관련 내용을 추가하라는 안내가 없어,우선 해당 구문을 삭제한 뒤 시뮬레이션을 진행해 보니 정상 동작하는 것을 확인했습니다.혹시 현재 업로드되어 있는 PDF 파일이 최신 버전이 맞는지 확인 부탁드립니다.또한 비교 및 참고를 위해 최종 작성된 testbench 파일들(environment.sv, generator.sv, scoreboard.sv 등 tb 폴더 내 전체 파일)도 공유해 주실 수 있을지 문의 드립니다.감사합니다.

안녕하세요. 유익한 강의 올려주셔서 많은 배움 얻고 있습니다. 다름이 아니라 LED Blinking 프로젝트 관련하여 문의 드립니다. 제가 사용 중인 FPGA 보드(Zybo Z7-20)의 경우 125MHz single-ended 클럭만 지원하여, 아래와 같이 수정하여 진행하고 있습니다.IBUFDS 제거 (differential 클럭 미지원)MAX_COUNT를 125,000,000으로 변경counter 비트폭을 28bit → 27bit로 축소이렇게 진행해도 문제가 없는지 확인 부탁드립니다.  감사합니다.

확인부탁드립니다.

led blinking 하는 fpga 개발보드 어디서 살 수 있나요?

강의시간때 설명하시는 ppt 자료를 받아볼수 있을까요?

강의중 이런 디렉토리는 어느것을 다운받아야 되는건가요? 어떻게 하면 저런 디렉토리가 생기나요?강의9에서 다운받은 pr_example_n_mission_4fe1dc57.tgz 는 무슨파일이고 어떻프로그램에서 열어야 할까요? .tgz 확장자가 뭐가요?질문이 많아 죄송합니다.

잘 작성한거 같은데 왜 ./run.sh: 허가 거부.....발생하는건가요?

AI 실무활용가이드 PDF파일들의 p/w 는 어디서 참고하면 될까요?

mission1 는 몇번 강의까지 듣고 할수 있는건가요? EDA 를 하다가 갑자기 APB 가 나와서 당황스럽습니다.미션1을 verilog style 로 작성하라는게 EDA 에서 작성하라는건가요?대체적으로 강의가 자세하지 않아 이해하기 어렵습니다. SystemVerilog_TB_EDAPlayground_사용방법 처럼 절차적으로 설명이 되면 잘 따라갈수 있을것 같습니다.

DB 를 다운받아서 보라고 하셨는데 DB 는 어디에 있나요?

학습 진행도중 제공된 sv파일들과 sdc를 사용해서 report를 보았는데 강의와 다르게 negative slack이 발생하질 않습니다 slack을 해결하는 것까지 시도해보고싶은데 어떻게 하면 될까요?

안녕하세요 설계독학맛비님. 강의 너무 잘 수강하고 있습니다.다름이 아니라 제가 어제 하루동안 1. 설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)2. 설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)3. 설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)이 세가지 강의를 모두 구매한 상태입니다. 당시 1번 강의 즉 Season2 강의에서 Season1 강의를 수강해야 수월하다는 이야기를 듣고 2번인 마스터 버전을 구매하였습니다. 하지만 강의에서 말한 Season 1은 2번 강의가 아닌 3번 강의로 2번 강의를 수강중 알게 되었습니다. 현재 2번 강의 수강률이 8.7%이며 첫번째 강의 자료를 다운받아 환불할 수 없는 상태이지만, 혹시나마 환불이 가능할까 여쭈고 싶습니다. 감사합니다. 

symbol,footprint library에서 mixed signal로 지정한 파일은 어디서 다운받을수있나요?

안녕하세요, 좋은 강의 잘 수강하고 있습니다.inline constraints 설명에 있는 예제 코드에서,obj_a.randomize() with {x > 3 && x < 10} 관련하여 몇 가지 질문이 있습니다.(1) 위와 같이 적용되는 randomize는 class demo 자체가 아닌, obj_a에 할당된 object memory에만 적용되는 것으로 이해했는데, 이해한 내용이 맞는지 궁금합니다.(2) class에 정의된 x > 0; x <= 5;의 constraint와, inline constraint x>3 && x<10;이 같이 적용되는 경우, 최종적으로 x>3 && x<=5로 solve 되는 것이 맞는지 궁금합니다.(3) 마지막으로 local::y에 대해 언급하신 건, constraint 조건을 걸 때, class의 y와 program block에 있는 y의 충돌을 피하기 위한 것인지 궁금합니다.질문 읽어주셔서 감사합니다.

안녕하세요 ETA님 바쁘신데 고생 많으십니다.복습을 하던 도중 궁금한 점이 생겨 질문 남기게 되었습니다. //6.byte enable always @(posedge clk or posedge areset) begin if(areset) out_5 <= 16'h0; else begin if(sel[0]) out_5[7:0] <= in[7:0]; if(sel[1]) out_5[15:8] <= in[7:0]; end end 위의 코드를 아래와 같이 변경했을 때, sel = 2'b3인 경우 out_5[7:0]에는 어떤 값이 할당되는지 궁금합니다.. non blocking event region과 관련될 것 같은데, System Verilog LRM을 참조해봐도 이해가 가지 않아 질문 남깁니다. Non-Blocking assignment 관련하여, 어떤 값이 우선순위를 가지고 할당 되는지 질문 드리고 싶습니다., //6.byte enable always @(posedge clk or posedge areset) begin if(areset) out_5 <= 16'h0; else begin if(sel[0]) out_5[7:0] <= 8'bff; if(sel[1]) out_5[7:0] <= 8'b11; end end 좋은 하루 되십시오 ! [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요, 좋은 강의 제공해주셔서 감사합니다.modport의 예시 코드에서 궁금한 점이 있어서 질문 남깁니다.modport를 program에서 사용하는 예시 코드에서rtr_io.reset_n = 1'b0; 과rtr_io.cb.reset_n <= 1'b1;인 코드가 있는데요,이 말은 interface에서 async한 reset_n과 sync한 reset_n으로 2개의 reset_n 신호가 있다고 봐도 괜찮을까요? 2개의 신호로 존재한다면, async한 reset_n이 assert되면 이후의 posedge에 맞춰 sync된 reset_n이 자동으로 assert되는 것이 맞는지 궁금합니다.추가적으로, 만약에 clocking block의 sync한 reset_n을 asser하는 경우, async한 reset_n의 값이 변화되는지 궁금합니다.질문 읽어주셔서 감사합니다.

7강에서 실습하려면 FPGA 보드가 필요한지 궁금합니다. 아님 맨처음에 설정에서 보드 설정이 있는데 그걸로도 가능한지 궁금합니다.

안녕하세요, 공유해주신 FIFO verilog tb 관련하여 문의 드립니다.read transaction (task fifo_rd) 에서 temp_data = dout; 동작과 dout_read = 0;의 동작이 같은 시간대에서 진행되고 있습니다.코드 상에서는 temp_data = dout; 이후에 #(input_delay) 만큼 시간이 지난 후에dout_read = 0;이 되는 것으로 이해했는데, 이런 경우는 compile 과정에서 문제가 있는 것인지 궁금합니다.