안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================베릴로그 시즌1, FPGA, 코테 시즌1을 수강하는 학생인데요. 당장 FPGA 보드를 구하기가 어려운 상황이라서 로드맵과 달리 코테 시즌1부터 한 후에 FPGA를 수강해도 그 후수 내용을 이해하고 응용하는데 하자가 없다면 코테 시즌1부터 해도 괜찮을까요?

wire mem_rd = miss & ~i_cpu_write; 이 코드를 보면 miss (N+1 clk)이고 ~i_cpu_write은 (N clk)인데 ~i_cpu_write 신호는 1 클락을 기다리게 됩니다. 이거에 대해서 AI한테 물어보니 cpu가 pipeline 이면 엄청난 문제가 되고 Handshake / Stall 구조이면 문제가 되지 않는다고 답을 주었습니다. cpu는pipeline으로 설계한다고 강의 커리큘럼에 나와 있는데 저희가 설계하는 cpu를 cache와 연결 하는 거면 이건 오류가 아닌가요?

안녕하세요 🙂[1. 질문 챕터] : 13장 3:40~[2. 질문 내용] : timing violation이 발생하는 case에 대해서 어떤 이유에서 violation이 발생하는지 잘 모르겠습니다.[3. 시도했던 내용, 그렇게 생각하는 이유] : 그림에서처럼 각 딜레이 이후, 레지스터를 달아주게 되면 t_CLK 보다 딜레이 값이 모두 작거나 같기 때문에 violation이 발생하지 않는다는 내용은 이해가 됩니다. 그런데 그 전에 설명하신 worst path의 시간이 45이기 때문에 25에 해당하는 clock speed를 감당할 수 없다는 게, 어떤 설명인지 이해가 안 되어 질문 드렸습니다. (4분 30초 부근) 

안녕하세요 🙂[1. 질문 챕터] : FPGA 4장, 5장[2. 질문 내용] : FPGA 4장에서는 PS IP 블록의 UART1을 활성화 시키셨고, FPGA 5장에서는 PS IP 블록에서 UART1을 비활성화 시키셨습니다. 아마 4장에서는 printf와 scanf를 이용하여 Vitis Serial Terminal에 결과값을 띄워야 하기 때문에 UART가 필요했고, 5장에서는 Vitis Serial Terminal로 결과값을 볼 필요 없이 FPGA 보드로 LED 점등 속도만 확인하면 되기 때문에 UART를 쓰지 않으신 것으로 이해했습니다. 그럼 혹시 UART는 Vitis Serial Terminal이 필요할 때만 활성화 시켜서 사용하는 것인가요? UART의 역할이 정확히 무엇인지 확실한 개념이 잡히지 않아 질문 남깁니다![3. 시도했던 내용, 그렇게 생각하는 이유] :  

`timescale 1ns / 1ps module data_avg ( input logic clk, input logic rstn, input logic [7:0] i_data, input logic i_valid, output logic [7:0] o_data, output logic o_valid ); //TODO logic [7:0] recent_data [0:3]; logic [9:0] sum; logic [1:0] valid_count; // store recent 4 data when i_valid == 1 always_ff @(posedge clk or negedge rstn) begin if(!rstn) begin for(integer i = 0; i < 4; i++) begin recent_data[i] <= 8'b0; end end else if(i_valid) begin // store data only when i_valid == 1 recent_data[0] <= i_data; for(integer i = 1; i < 4; i++) begin recent_data[i] <= recent_data[i-1]; end end else begin // remain data when i_valid == 0 recent_data[0:3] <= recent_data[0:3]; end end // o_valid is high when valid_count == 4 always_ff @(posedge clk or negedge rstn) begin if(!rstn) begin o_valid <= 1'b0; valid_count <= 2'b0; end else if(i_valid) begin if(valid_count == 3) begin o_valid <= 1'b1; end else if(valid_count < 3) begin o_valid <= 1'b0; valid_count <= valid_count + 1; end end else begin o_valid <= 1'b0; end end always_comb sum = recent_data[0] + recent_data[1] + recent_data[2] + recent_data[3]; always_comb o_data = o_valid ? ( sum[1] == 1 ? (sum[9:2] + 1) : sum[9:2] ) : 8'b0; endmodule안녕하세요, 강의 잘 수강하고 있습니다.Q1. 작성하신 부분과 꽤 다르게 counter로 설계하였는데 간단하게 리뷰 부탁드리며 counter로 설계할 때와 fsm으로 설계할 때의 장단점이 궁금합니다.Q2. waveform에서 네번째 data가 들어온 바로 다음 rising edge 이후 valid와 average 값이 나와야 할 것 같은데 파형의 expected_data는 왜 한cycle이 더 delay돼서 나오는지 궁금합니다.감사합니다.

안녕하세요 설치단계에서 막히게 되어 도움이 필요합니다 ㅜㅜUbuntu 20.04.5버전이 찾아보니 2025년 5월에 지원종료되었다고 해서 구글에 아무리 뒤져봐도 beta버전이나 arm이나 risc-V버전들만 있고 amd64버전은 찾을수가 없습니다. 이보다 상위버전을 받으면 Vivado 2022.2를 지원하지 않는다는데 각각 무슨 버전을 다운받아야하나요? microsoft store에도 WSL검색하면 최신버전 Ubuntu 하나만 나옵니다 

`timescale 1ns / 1ps module pattern_detector_no_fsm ( input logic clk, input logic rstn, input logic i_in, output logic o_flag ); //TODO logic [2:0] recent_data; logic before_flag; // store recent 4-bit always_ff @(posedge clk or negedge rstn) begin if(!rstn) begin recent_data <= 3'b0; end else begin recent_data[0] <= i_in; for(int i = 1; i < 3; i++) begin recent_data[i] <= recent_data[i-1]; end end end always_ff @(posedge clk or negedge rstn) begin if(!rstn) begin before_flag <= 1'b0; end else if(recent_data == 3'b101) begin before_flag <= 1'b1; end else begin before_flag <= 1'b0; end end always_comb o_flag = before_flag & i_in ? 1'b1 : 1'b0; endmodule module pattern_detector_fsm ( input logic clk, input logic rstn, input logic i_in, output logic o_flag ); //TODO `define INIT 1'b0 `define TARGET 1'b1 logic [2:0] recent_data; logic state; logic next_state; // store recent 4-bit always_ff @(posedge clk or negedge rstn) begin if(!rstn) begin recent_data <= 3'b0; end else begin recent_data[0] <= i_in; for(int i = 1; i < 3; i++) begin recent_data[i] <= recent_data[i-1]; end end end // FSM // 1. comb part always_comb begin case(state) `INIT : if(recent_data == 3'b101) begin next_state = `TARGET; end else begin next_state = `INIT; end `TARGET : if(recent_data == 3'b101) begin next_state = `TARGET; end else begin next_state = `INIT; end default : next_state = `INIT; endcase end // 2. seq part always_ff @(posedge clk or negedge rstn) begin if(!rstn) begin state <= `INIT; end else begin state <= next_state; end end // 3. output part always_comb o_flag = (state == `TARGET) & (i_in == 1'b1) ? 1'b1 : 1'b0; endmodule안녕하세요, 코드 리뷰 원할 경우 남기면 리뷰 해주신다고 하셔서 질문 드립니다.1) no fsm1011이 됐을 때 다음 rising edge가 아닌 바로 1이 나와야 하기 때문에 101만 저장하여 비교한 후, 최종 출력에 i_in을 and 처리하여 101 + 1 일 경우만 o_flag가 나오도록 했습니다.2) fsm1과 비슷한 방법으로 하였는데 강의처럼 fsm의 input을 1이 아닌 3bit(101 target)로 하여,상태를 2개로 축소시켜 작성하였습니다.간단하게 리뷰 부탁드립니다!

안녕하세요,이번 강의 처음으로 수강하는 수강생인데 이전 버전의 환경 설정하는 영상이나 글 따라해도 계속 막힙니다.build시 자꾸 에러가 나오거나 vivado가 제대로 실행되지 않는데 이 부분이 해결이 되지 않습니다.이전 가이드는 꽤 오래되었고, 무료 강의도 아니고 유료 강의인데 그냥 이전 영상을 참고하라고 할 게 아닌 해당 강의의 업로드 시점에서 최신화 된 환경 설정 영상/guide는 당연히 있어야된다고 생각합니다.최신화 된 내용으로 자세한 guide를 부탁드립니다.감사합니다.

안녕하세요해당강의 수강을 위해 Arty A7-35T를 구매하려 했는데 여러 곳에서 판매 불가 안내를 받았습니다 ㅠ. 대안으로 HIL 보드를 구매해서 강의를 들어보려고 하는데 HIL 강의를 할인 받아서 들을 수 있을 지 문의드립니다.보드 추가구성품을 어떤것들을 사면 좋을지도 알고싶습니다!

안녕하세요 🙂[1. 질문 챕터] : eg) 설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)6강, 4분 32초의 해당 github 접속 시에 404 에러가 뜨네요git clone으로 실행해봐도 remote: Repository not found.fatal: repository 'https://github.com/matbi86/sulgyedokhak/' not found라고 뜹니다.[2. 질문 내용] : eg) 해당 링크가 잘못된 건지 제가 설정을 못 한 건지 잘 모르겠습니다. 구글링 해봐도 이해가 잘 안되며 해결이 잘 안되네요.초보자라 그런지 잘 모르겠습니다. 도움 부탁드립니다.[3. 시도했던 내용, 그렇게 생각하는 이유] : 해당 링크로 접속, 404 error 가 발생했지만 일단 강의 내용 따라서 git clone ~ 실행.Username for 'https://github.com':Password for 'https://github.com': >> 해당 내용이 떠서 github 계정 생성 후 Username for ~ 에 github 계정이름, Password for ~ 에 토큰 입력 완료다시 git clone ~ 실행 >> remote: Repository not found.fatal: repository 'https://github.com/matbi86/sulgyedokhak/' not found 오류 발생검색해보니 아래 내용도 있긴 하더라고요, 읽어보고 따라해보긴 했으나, 3. Pages 섹션에서 소스를 제대로 설정했는지 확인합니다. 라는 항목부터 이해를 하지 못해 그 뒤로는 조치를 취하지 못했습니다.아래 내용 참고 부탁드립니다.--아래--안녕하세요, 인프런 AI 인턴입니다.룹히님, GitHub에서 404 에러가 발생하는 문제는 일반적으로 GitHub Pages 사이트가 존재하지 않거나 설정에 문제가 있을 때 나타납니다. private로 변경했다가 다시 public으로 바꾸셨다면, GitHub Pages 설정을 확인하고 다시 배포하는 과정이 필요합니다. 다음과 같은 단계를 시도해 볼 수 있습니다.GitHub 저장소로 이동해서 Settings 탭을 클릭합니다.왼쪽 메뉴에서 Pages를 찾아서 선택합니다.GitHub Pages 섹션에서 소스를 제대로 설정했는지 확인합니다. (예: main 브랜치나 특정 폴더가 배포 소스로 설정되어 있는지)설정이 맞다면, 해당 설정을 한 번 더 확인하거나 변경 후 다시 원래대로 설정하여 GitHub Pages가 재배포되도록 합니다.배포 후 몇 분 기다린 다음 다시 도메인으로 접속해보세요.확인 부탁드립니다.감사합니다.

사이트 관리자가 서버의 SSL 인증서 설정을 변경했거나, 서버 자체에 문제가 생겨서 Cloudflare가 사이트와 안전하게 통신할 수 없는 상태여서 LT Spice 라이브러리 다운이 안됩니다.

아녕하세요. 지금 디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 수업을 듣고 있습니다.이 수업을 들으면서 RTL 코딩 실력을 높이고 싶습니다. 일단 수업에 들었던 칩에서 어떤 인풋신호가 필요하고 또 아웃풋 신호가 필요한지 적어본 다음에 제공해 주시는 코드를 나름데로 분석한다고 하면서 코드 한줄 한줄 보면서 이 신호는 어느 신호고 왜 쓰였는지 공부하면서 보고있습니다. 하지만 이렇게 보는게 시간도 많이 걸리고 너무 나무만 보고 숲은 보지 않는 느낌도 듭니다. 또한 제가 직접 RTL 코드를 작성하지 않다 보니까 제 실력이 느는 것 같지도 않습니다. 이 경우 제가 어떻게 학습을 하는게 가장 효율 적일까요? 이 강의를 들으면서 여기서 진행하는 CPU설계나 UART를 제 프로젝트로 해서 직접 설계해보고 돌려 보는게 저의 목표입니다. 하지만 cache 같은 부분을 보면서 코드를 분석하는데 2주 정도의 시간이 걸리니 이렇게 공부하는게 맞는지 조바심을 느낌니다. 이렇게 공부하는게 맞는지 의문이 듭니다.

쿼터스에서 보다 싶이 82%에서 진전이 보이지 않는데 이거 해결 방법이 있나요? 

run 하면 Node or model name expected.이라는 창이 뜹니다. 라벨 택이 잘못됐나해서 다시 하나하나 다 해봐도 실행이 안되네요 뭘 잘못한걸까요?

25번 강의에서 FIFO 시뮬레이션 돌린거를 보면, pop 신호가 1->0 으로 반복되게 해놨는데 push 처럼 쭉 1신호로 하지 않은 이유가 있나요? pop이랑 clk이 잘못해서 겹치지 않는 경우가 생길 수도 있을거 같은데 pop을 토글링 시켜놓은 이유가 궁금합니다.

제가 아무것도 없이 cache코드를 작성하기에는 실력이 부족해서 넘겨주신 자료를 보면서 한줄 한줄 해석하면서 공부를 하고 있는데 다른 수업을 하시는 강사님이 cache 코드를 보고 일단은 block으로 그려서 신호가 왜 그렇게 들어고 나가는지 왜 신호를 assign했는지 알고 언제 신호가 들어고 등을 그려보는게 공부하는데 도움이 될거라고 하는데 block으로 그리면 input output신호는 전부 코드를 보고 그리는 건데 그렇게 그리는게 정말 도움이 될까요? 아니면 회로도 그리는게 다른 방식이 있나요?

PCB HW 설계 강의 자료에 있는, 스마트폰 블록 다이어그램은 TI 사이트 어느 부분에서 볼수 있나요?

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================zybo z7-20은 구하기가 어렵고 비싸서ZYNQ Xilinx Zynq-7000 FPGA보드를 사용하려고 합니다. 이보드로 수강이 가능한가요?

안녕하세요 🙂[1. 질문 챕터] : 34장[2. 질문 내용] : 34장에서 tuser신호와 tlast신호는 맛비 패턴 generator가 master가 되어 신호를 전달해주는 것으로 이해했습니다! 혹시 tuser신호와 tlast신호의 발생 알고리즘이나 로직은 어떤 식으로 발생시키는 건가요?? test_pattern_generator 파일을 뜯어봤는데도 이해가 안가서 여쭈어 봅니다..![3. 시도했던 내용, 그렇게 생각하는 이유] :

안녕하세요 🙂[1. 질문 챕터] : 34장,35장[2. 질문 내용] : 34장과 35장에서 설계한 IP는 디스플레이에 들어가는 DDI의 구조를 설계한 것일까요?[3. 시도했던 내용, 그렇게 생각하는 이유] : 지금 디스플레이 공학을 배우고 있는데 화면에 데이터를 전달하는 역할이 마치 DDI의 역할과 비슷하여 궁금해서 여쭈어 봅니다! 아니면 DDI랑은 아예 관련이 없는 IP일까요?