inflearn logo
강의

강의

N
챌린지

챌린지

멘토링

멘토링

N
클립

클립

로드맵

로드맵

지식공유

설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)

[프로젝트-1] Mem copy IP 를 FPGA 에 올려보기 (Zybo Z7-20)

[프로젝트-1] 참고, Address Map, DDRI Features

551

khs

작성한 질문수 8

1

zynq DDR 컨트롤러 특성상 burst length 는 16개, burst size 는 8바이트가 최대네요.

DDRI.JPG

BASE_ADDR 는 최소 1MB 이후가 안전해 보이네요.

(0x100000 ~ 0x3fffffff)

address_map..JPG

zynq User Guide 에서 캡쳐한 것입니다.

 

verilog-hdl fpga 임베디드 amba

답변 1

0

설계독학맛비

안녕하세요 :)

거기까지는 확인 못해봤는데, 그런 문서가 있었군요.

제 생각에는

  1. Base address 는 말씀해주신 내용이 맞는 것 같아요.

  2. Burst length 경우에는,

    IP <-> Interconnect (crossbar) <-> DDR ctrl <-> DDR

    순이기 때문에

    IP가 16 burst 초과를 보내도 중간에서 converting 해주지 않을까 하는 예상은 됩니다.

    System 상 AXI4 Spec 을 그대로 따르기 때문에 burst length 를 32 로 보내도 잘 동작 할 것 같아요. (뇌피셜이긴 한데.. 아마 잘 될겁니다.)

 

좋은 의견 감사합니다!

즐공하세요 :)

34장의 맛비 패턴 generator 관련 질문입니다!

1

52

2

34장과 35장에서 설계한 IP는 DDI의 구조를 설계한 것인가요?

1

53

1

[HDL 32장-2부] 참고 링크 관련

1

65

2

[HDL 22장] F/F CE 관련 질문

1

77

2

13강에 언급된 강의 내용 질문

1

80

2

22장 vaild/ready

1

110

1

output, reg 선언

1

100

3

gvim

1

76

1

fifo의 stall과 퍼포먼스 드랍

1

77

2

Design Valid I/F

1

80

2

valid/ready 스트림 구조 관련 질문이 있습니다!

1

107

2

IDLE state의 시점관련

1

79

2

skid buffer의 handshake 방향이 반대로 되어 있는 이유

1

130

3

[wdma] AWLEN_w의 값이 1일 경우 r_burst_cnt_w와 AWLEN_w의 async 인한 bready 발행X 이슈?

1

82

2

system verilog 사용이유.

1

142

2

AXI_VIP 사용 시 glitch 발생

1

107

1

왜 배속이 안되요?

1

128

2

다이어그램 이해

1

83

2

27.[프로젝트-1] Mem copy IP를 FPGA에 올려보기

1

85

2

27.[프로젝트-1] Mem copy IP를 FPGA에 올려보기

1

101

3

[HDL 38장: RDMA 코드 실습편] MOR fifo에서 "ARLEN_r" 존재의 이유가 궁금합니다

1

121

2

[HDL 35장 AXI-Stream I/F 실습편] sync_fifo 사용 이유

1

145

1

예외처리 관련 질문

1

84

2

AXI의 ID의 역할은?

1

207

2