inflearn logo
강의

강의

N
챌린지

챌린지

멘토링

멘토링

N
클립

클립

로드맵

로드맵

지식공유

설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)

[HDL 24장] Handshake I/F 의 timing closure 를 위한 skid buffer - 실습편

./build 실행 후 Warning 메시지 관련 문의 입니다.

437

박현영

작성한 질문수 16

1

=================

현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)

  1. 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)

  2. 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)

    1. 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..

  3. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)

    1. 서로 예의를 지키며 존중하는 문화를 만들어가요.

    2. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )

  4. 먼저 유사한 질문이 있었는지 검색해보세요.

  5. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.

==================

 

맛비님,

빌드 실행 하고 나면

WARNING: [XSIM 43-3479] Unable to increase the current process stack size.

위와 같은 WARNING 메시지가 발생 하는데,

원인이 무엇인지 알 수 있을까요?

 

verilog-hdl fpga 임베디드 amba

답변 1

0

설계독학맛비

안녕하세요 :)

제 머신에서는 미발생하는데요.

image

tool 관련 메세지들은 직접 구글링 해보셔야 할 것 같습니다. (저도 user 입장이라 필요하면 찾아봅니다.)

다만 강의 진행이 불가능한 것들은 질의 응답 게시판을 활용해주시면 됩니다. 그런 부분은 해결해드려야죠.

즐공하세요 :)

1

박현영

넵, 감사합니다

[HDL 32장-2부] 참고 링크 관련

1

38

2

[HDL 22장] F/F CE 관련 질문

1

47

2

13강에 언급된 강의 내용 질문

1

62

2

22장 vaild/ready

1

99

1

output, reg 선언

1

82

3

gvim

1

65

1

fifo의 stall과 퍼포먼스 드랍

1

60

2

Design Valid I/F

1

75

2

valid/ready 스트림 구조 관련 질문이 있습니다!

1

93

2

IDLE state의 시점관련

1

65

2

skid buffer의 handshake 방향이 반대로 되어 있는 이유

1

110

3

[wdma] AWLEN_w의 값이 1일 경우 r_burst_cnt_w와 AWLEN_w의 async 인한 bready 발행X 이슈?

1

72

2

system verilog 사용이유.

1

133

2

AXI_VIP 사용 시 glitch 발생

1

96

1

왜 배속이 안되요?

1

115

2

다이어그램 이해

1

74

2

27.[프로젝트-1] Mem copy IP를 FPGA에 올려보기

1

76

2

27.[프로젝트-1] Mem copy IP를 FPGA에 올려보기

1

91

3

[HDL 38장: RDMA 코드 실습편] MOR fifo에서 "ARLEN_r" 존재의 이유가 궁금합니다

1

115

2

[HDL 35장 AXI-Stream I/F 실습편] sync_fifo 사용 이유

1

130

1

예외처리 관련 질문

1

79

2

AXI의 ID의 역할은?

1

191

2

28장 강의 AXI 이론편관련질문

0

113

1

37장 Data bit width 질문

1

60

2