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설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)

6장 강의 1부 1분 50초 설명에 관련된 질문

214

AI학생

작성한 질문수 1

1

안녕하세요! 강의를 듣다 궁금한 것이 생겨서 질문 남깁니다!

제목에서 언급한 부분의 내용은 MNIST CNN review 부분인데 처음 input feature 의 channel이 1이고 output feature channel이 24, kernel 이 3*3인데, 제가 공부하면서 output feature의 channel은 kernel과는 관련이 없다고 생각했는데 강의를 들으면서 kernel이 3*3이기 때문에 output feature의 channel이 24이다 라는 의미로 말하시는 것 같아서 질문 드려요!

output feature의 channel은 kernel의 size와 관계가 있는 건가요? 있다면 어떻게 있는지 궁금합니다!

cnn verilog-hdl fpga 임베디드

답변 1

1

설계독학맛비

안녕하세요 :)

알려주신 부분을 확인해봤는데, 오해하실만 한 것 같아요.

kernel window 의 size 에따른 output channel 개수는 아무 연관이 없습니다.

kernel window 의 size, output channel 개수를 정하는 건 Training 을 하는 알고리즘 엔지니어의 역할이에요. HW 엔지니어는 Model 을 보고 해석하여 설계하는 역할입니다.

Network Model 의 그림을 그대로 해석하는 과정에서의 오해같아요.

강의를 계속 진행하시다보면, kernel window 의 size 에따른 output channel 개수의 무관함을 이해하실 수 있을 것 같아요. (직접 설계해봄.)

즐공하세요 :)

 

 

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