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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 1장] Testbench 에서 Clock 생성하기 ( Clock 이 없는 디지털 회로 설계를 논하지 말라. )

Clock 시뮬레이션 결과 관련 문의

464

음암나

작성한 질문수 1

1

안녕하세요 맛비님 강의 잘 듣고 있습니다.

Clock 신호 생성을 테스트해보고 있는데 #100 finish 구문을 넣었음에도 waveform 이 100ns 에 끝나지 않고 계속 생성되네요. 무엇이 문제일까요?

<코드>

<Waveform>

감사합니다.

verilog 임베디드 clock_gen vivado verilog-hdl xilinx fpga

답변 1

0

설계독학맛비

안녕하세요 :)

문제될만한 요인은 코드에서는 없는 것 같아요. 저는 잘되네요.

image

시뮬레이션 창에서, run all (재생버튼)을 추가로 더 누르셨다면, 시뮬레이션이 더 진행될 수 있습니다.

image

즐공하세요 :)

 

0

음암나

아 run all 을 눌렀던 것 같습니다. 감사합니다!

Vivado 설치 / download 불가

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