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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 11장] 설계능력 향상을 위한 Counter 제대로 이해해보기 (실습편)

카운터 모듈 코드 질문드립니다.

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안녕하세요 맛비님
100까지 세는 카운터 모듈의 코드는 다음과 같습니다.
 
위 코드를 보시면 output에 선언된 변수를, assign해서 reg로 선언된 변수와 같다고 표현해주었는데,
아래 코드와 같이 output reg로 assign없이 표현할 수 없을까요? 시뮬레이션은 같게 나오는데, 실제로 보드에 올릴 때나, 아니면 synthesis에서 combinational logic으로 바꾸어줄 때 문제가 생기는지 등등 단점이 있는지 궁금합니다.
 
 
 
 
 
 
 
 
 
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답변 1

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설계독학맛비
지식공유자

안녕하세요 :)

문제는 없다 생각해요.

궁금하시면 schematic으로 확인부탁드립니다.

모든 방법은 알려드린 것 같아요. 본인 의지만 있다면 제 도움 없이도 확인 가능 할 것 같습니다.

(schematic 확인방법은 설명드린 것으로 기억합니다. https://www.inflearn.com/questions/605695?re_comment_id=202148)

즐공하세요 :)

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