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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 11장] 설계능력 향상을 위한 Counter 제대로 이해해보기 (실습편)

카운터 모듈 코드 질문드립니다.

338

sam716

작성한 질문수 10

1

안녕하세요 맛비님
100까지 세는 카운터 모듈의 코드는 다음과 같습니다.
 
위 코드를 보시면 output에 선언된 변수를, assign해서 reg로 선언된 변수와 같다고 표현해주었는데,
아래 코드와 같이 output reg로 assign없이 표현할 수 없을까요? 시뮬레이션은 같게 나오는데, 실제로 보드에 올릴 때나, 아니면 synthesis에서 combinational logic으로 바꾸어줄 때 문제가 생기는지 등등 단점이 있는지 궁금합니다.
 
 
 
 
 
 
 
 
 
- 강의 내용외의 개인 질문은 받지 않아요. (개인 과제, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..)
- 저 포함, 다른 수강생 분들이 함께보는 공간입니다. 보기좋게 남겨주시면 좋은 QnA 문화가 될 것 같아요. (글쓰기는 현업에서 중요한 능력입니다!)
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요!
- 먼저 유사한 질문이 있었는지 검색해보세요.
- 서로 예의를 지키며 존중하는 문화를 만들어가요.
- 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.

카운터 verilog-hdl fpga 임베디드

답변 1

1

설계독학맛비

안녕하세요 :)

문제는 없다 생각해요.

궁금하시면 schematic으로 확인부탁드립니다.

모든 방법은 알려드린 것 같아요. 본인 의지만 있다면 제 도움 없이도 확인 가능 할 것 같습니다.

(schematic 확인방법은 설명드린 것으로 기억합니다. https://www.inflearn.com/questions/605695?re_comment_id=202148)

즐공하세요 :)

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