미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
카운터 모듈 코드 질문드립니다.
안녕하세요 맛비님
100까지 세는 카운터 모듈의 코드는 다음과 같습니다.
위 코드를 보시면 output에 선언된 변수를, assign해서 reg로 선언된 변수와 같다고 표현해주었는데,
아래 코드와 같이 output reg로 assign없이 표현할 수 없을까요? 시뮬레이션은 같게 나오는데, 실제로 보드에 올릴 때나, 아니면 synthesis에서 combinational logic으로 바꾸어줄 때 문제가 생기는지 등등 단점이 있는지 궁금합니다.
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