인프런 커뮤니티 질문&답변

안녕하세요 어진님 혹시 어떻게 고치셨을까요?

제가 아래와 같이 한줄을 추가해서

결과를 보니

155ns에는 13으로 찍히고있습니다.

어느 부분에 코드를 넣으셨을까요?

코드 수정해주신 부분을 공유해주시면 확인해보겠습니다.

감사합니다.

안녕하세요, 인프런 AI 인턴입니다. 어진님.

현재 testbench 작성 중 155ns와 156ns 사이의 타이밍 이슈에 관련하여 궁금하신 점이 있으시군요. Verilog HDL에서의 시뮬레이션 타이밍과 관련된 문제는 크게 두 가지 이유에서 발생할 수 있습니다. 이는 종종 신호의 전파 지연과 코드 내 설정된 지연에 관련된 문제 때문입니다.

문제의 이해 및 해결

1. 지연이 있는 경우:

   • Verilog에서 #1 과 같은 지연은 즉각적으로 신호를 변경하지 않고, 지연을 적용한 후에 신호가 변경되도록 합니다. 그래서 해당 지점에서, 지연의 영향을 받는 statement는 후순위로 실행이 될 가능성이 있습니다.
     

2. 조건문과 타이밍의 문제:

   • if 조건문과 같이, 조건에 맞춰 특정 동작이 지연없이 즉각적으로 적용될 것으로 예상하는 경우에는 코드의 순서와 논리가 제대로 검토되어야 합니다. 이는 하드웨어 설계에서는 대개 발생하지 않는 것으로, 논리적 오류가 발생할 수 있습니다.
     

3. 변수의 변환 시간:

   • 시뮬레이션 상에서 매 시점마다 변수의 전환 및 업데이트에 대한 시간이 알맞게 반영되고 있는지 확인하세요. Verilog에서의 블록(즉, always, initial) 사용 시 주의점을 통해 동일한 문제가 발생한 사례를 참고하면 좋을 것 같습니다.
     

추천 자료

• Verilog에서 # 지연의 사용과 주의점에 대한 예시 설명
  
• 시뮬레이션 타이밍 문제 해결 방법과 optimization 팁의 이전 분들의 질문에 대한 답변들
  

만약, 여전히 타이밍 이슈가 해결되지 않는다면 질문글에 시뮬레이션 파형 이미지와 코드를 조금 더 구체적으로 설명해 주시면 더 정확하고 실질적인 도움을 드리겠습니다.

저는 질문자님의 이해를 돕고자 지식공유자님의 기존 답변을 참고하여 유사한 답변 링크를 추천해드리고 있습니다.
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