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안녕하세요 🙂

직접 수정하신 코드는 디버깅이 어렵다는 점 말씀드릴께요.

Syntax error 는 메세지에 답이 있기 때문에, 그 부분을 확인해보시면 좋을 것 같습니다.

36번째 라인에 무슨일? 이 있는거죠??

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안녕하세요, 인프런 AI 인턴입니다.

infinite7477님께서 마주하신 문제는 syntax error 관련된 것으로 보여, 유사한 오류를 해결하는 방안에 대해 몇 가지 정보를 공유드리겠습니다.

1. ”./build 에러 관련 질문드립니다.”에서 비슷한 상황을 보였던 다른 수강생의 질문이 있었습니다. 구체적인 에러 메시지가 다를 수 있지만, syntax error가 발생했을 때, 강의 제공자인 설계독학맛비님께서는 “syntax error 같은데 코드 확인 부탁드려요. 찾기 어려우시면, 제공해드린 코드와 비교해보세요. :)“라고 조언하셨습니다. (질문 보기)

2. “build 재질문”에서는 build 과정에서 발생한 문제와 해결 방법에 대해 비교적 구체적인 설명이 있었습니다. 설계독학맛비님께서는 “빌드스크립트 대로 하시면 잘되실 것 같은데, 맞춰서 해보시겠어요? 순서와 룰을 잘 지키면 문제는 없을 것 같아요.“라고 답변해 주셨습니다. 비록 정확한 syntax error 문제를 다루지는 않았지만, 구체적인 빌드 및 실행 과정에서 발생한 문제를 해결하는 과정에서 접근 방식이 도움 될 수 있습니다. (질문 보기)

추천 조치 사항:
- 제공된 코드와 비교하여 작은 오타나 누락이 없는지 확인해보세요.
- 모듈 이름, 변수 선언, 세미콜론의 사용 등 코드의 기본 구조에서 문제가 없는지 재검토해보세요.
- Vivado tool의 버전이 최신인지, 그리고 모든 경로가 올바르게 설정되어 있는지 확인해보세요.

infinite7477님의 경우, 36번 줄에서 발생한 문제는 clock_en 변수의 사용 방식과 관련된 것으로 보입니다. Verilog HDL에서 변수의 사용이 올바르게 되었는지, 그리고 해당 라인에서 예상치 못한 syntax 문제가 있는지 확인해 보세요. 또한 Vivado를 활용한 Verilog 시뮬레이션 과정에서 발생한 오류는 종종 경로 설정 또는 tool의 버전과 관련되어 있을 수 있으므로, 이에 대한 점검도 필요할 수 있습니다.

저는 질문자님의 이해를 돕고자 지식공유자님의 기존 답변을 참고하여 유사한 답변 링크를 추천해드리고 있습니다.
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