AW channel의 slave에서 ready를 아주 늦게있다 주는 경우
324
작성한 질문수 2
안녕하세요 맛비님!
코드 분석중에 궁금한 점이 있어서 연락드립니다.
Top의 Sync FIFO 부분에 의문점이 생기는데요

m_valid 신호는 WVALID, m_data 는 WDATA로 나가고 m_ready 신호는 WREADY 신호로 리셋이 걸리고 난 이후 1로 박혀있습니다.
그래서 RDMA 는 잘 동작하지만 WDMA의 AW channel에서 특정한 이유로 AWREADY신호를 아주 오랜시간 받지 못하게 된다면 AW channel에서 handshake가 일어나지 않지만 W channel에 handshake는 계속 일어 난다는 가정이 만들어 졌는데요.. 이렇게 되면 오작동하는게 아닌가 싶어서 여쭤봅니다.
답변 1
0
안녕하세요 🙂
AW Channel 과 W Channel 은 독립 채널이고, 스펙상 WVALID & WREADY handshake 이전까지 AW Channel 의 handshake 보다 W Channel 의 Handshake 가 앞서도 됩니다.
하지만 대부분의 시스템은 순서를 AW Channel -> W Channel -> B Channel 순으로 맞춰서 설계가 되어 있고요.
질문자님께서 우려하시는 다음 상황은
AWREADY신호를 아주 오랜시간 받지 못하게 된다면 AW channel에서 handshake가 일어나지 않지만 W channel에 handshake는 계속 일어 난다는 가정이 만들어 졌는데요..
AW Channel 의 Handshake 가 무기한 발생하지 않는 상태에서, W Channel 의 무제한 Handshake 는 시스템상 문제가 있겠죠. 잘못 설계한거에요. AW Channel 의 Handshake 가 발생하지 않으면, W Channel, B Channel 또한 같이 holding 되어야 합니다.
질문자님께서 우려하신 상황이 제가 드린 코드에서 재현이 된다면 리포팅 해주시면 감사하겠습니다.
즐공하세요 :)
[HDL 32장-2부] 참고 링크 관련
1
35
2
[HDL 22장] F/F CE 관련 질문
1
46
2
13강에 언급된 강의 내용 질문
1
61
2
22장 vaild/ready
1
97
1
output, reg 선언
1
80
3
gvim
1
63
1
fifo의 stall과 퍼포먼스 드랍
1
59
2
Design Valid I/F
1
74
2
valid/ready 스트림 구조 관련 질문이 있습니다!
1
90
2
IDLE state의 시점관련
1
64
2
skid buffer의 handshake 방향이 반대로 되어 있는 이유
1
109
3
[wdma] AWLEN_w의 값이 1일 경우 r_burst_cnt_w와 AWLEN_w의 async 인한 bready 발행X 이슈?
1
71
2
system verilog 사용이유.
1
132
2
AXI_VIP 사용 시 glitch 발생
1
96
1
왜 배속이 안되요?
1
114
2
다이어그램 이해
1
71
2
27.[프로젝트-1] Mem copy IP를 FPGA에 올려보기
1
75
2
27.[프로젝트-1] Mem copy IP를 FPGA에 올려보기
1
90
3
[HDL 38장: RDMA 코드 실습편] MOR fifo에서 "ARLEN_r" 존재의 이유가 궁금합니다
1
113
2
[HDL 35장 AXI-Stream I/F 실습편] sync_fifo 사용 이유
1
129
1
예외처리 관련 질문
1
78
2
AXI의 ID의 역할은?
1
190
2
28장 강의 AXI 이론편관련질문
0
112
1
37장 Data bit width 질문
1
59
2





