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설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)

[Lab3] ps동작 확인 불가 (Serial terminal 무응답)

281

boriring0_0

작성한 질문수 2

1

Lab3 의 끝부분에서 보드를 연결하여 Vitis의 serial terminal로 동작을 확인하는 데 아래의 사진과 같이 나옵니다. 보드와 연결은 되는 것 같습니다.

1701240163565.png

verilog-hdl fpga 임베디드 cnn

답변 1

0

boriring0_0

위의 사진은 vivado 2023.2버전을 사용하였을때 발생한 문제였습니다.
혹시나 해서 2019버전을 사용해보았는데 제대로 동작하는 것을 확인했습니다.

0

설계독학맛비

버전이슈였다니..

2023.2 에 문제가 있나보네요.

확인 감사합니다. 즐공하세요 :)

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