설계 Flow에 대한 질문이 있습니다.
안녕하세요 맛비님!
너무 좋은 강의 잘 듣고있습니다.. 감사합니다.
강의를 듣다가 코드를 분석해보는 중 궁금한 점이 생겨서요.
코드를 짜기 이전까지 어떤 과정이 이루어 지는지가 궁금합니다...
예를들어
스펙을 확인하고 파라미터 값이나 제약사항을 생각한다.
알고리즘을 생각하고 Function을 지정한다.
필요한 Register나 module을 생각한다.
이에 필요한 Wire를 지정한다.
Stage에 맞는 Diagram을 그린다.
등등등 ...
Verification...
이런 과정이 궁금합니다 ㅜㅜ 맛비님 코드를 볼 때 마다 어떤 과정으로 이런 코드가 완성되었을까 너무 궁금해서 여쭤봅니다. 아직은 뉴비지만 플로우를 알게 된다면 설계를 할 때 생각정리에 큰 도움이 될거같아서요 ㅠㅠ
답변 1
[HDL 32장-2부] 참고 링크 관련
1
38
2
[HDL 22장] F/F CE 관련 질문
1
47
2
13강에 언급된 강의 내용 질문
1
62
2
22장 vaild/ready
1
99
1
output, reg 선언
1
82
3
gvim
1
65
1
fifo의 stall과 퍼포먼스 드랍
1
60
2
Design Valid I/F
1
75
2
valid/ready 스트림 구조 관련 질문이 있습니다!
1
93
2
IDLE state의 시점관련
1
65
2
skid buffer의 handshake 방향이 반대로 되어 있는 이유
1
110
3
[wdma] AWLEN_w의 값이 1일 경우 r_burst_cnt_w와 AWLEN_w의 async 인한 bready 발행X 이슈?
1
72
2
system verilog 사용이유.
1
133
2
AXI_VIP 사용 시 glitch 발생
1
96
1
왜 배속이 안되요?
1
115
2
다이어그램 이해
1
74
2
27.[프로젝트-1] Mem copy IP를 FPGA에 올려보기
1
76
2
27.[프로젝트-1] Mem copy IP를 FPGA에 올려보기
1
91
3
[HDL 38장: RDMA 코드 실습편] MOR fifo에서 "ARLEN_r" 존재의 이유가 궁금합니다
1
115
2
[HDL 35장 AXI-Stream I/F 실습편] sync_fifo 사용 이유
1
130
1
예외처리 관련 질문
1
79
2
AXI의 ID의 역할은?
1
191
2
28장 강의 AXI 이론편관련질문
0
113
1
37장 Data bit width 질문
1
60
2