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설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)

FIFO 설계 관련해서 질문이 있습니다.

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안녕하세요.

FIFO 설계쪽 실습 파트를 보면서 간단하게 질문이 있습니다.

FIFO 내부 데이터를 0 으로 만들어주는 reset 이 필요할까요?

생각해보면 Write 가 수행되지 않는 부분은 Read 가 수행이 되지 않아야 정상적인 FIFO 동작인데 굳이 Reset 이 필요할까 생각이 들어서요

구글링을 해보면 리셋을 사용한 코드들도 있고 사용하지 않은 코드들도 있어서

상황에 따라 Reset 이 존재하지 않는 FIFO 와 Reset 이 존재하는 FIFO 를 나누는 것인지, 그렇다면 해당 상황은 어떠한 상황인지 궁금합니다!

(개인적으로는 FIFO 도 결국 F/F 들로 이루어지기 때문에 Reset 이 없는 F/F 을 사용하는 편이 Area 측면이나... Reset pin 의 load 측면이나... 더 이득이지 않을까 하는 생각이 들어서요!)

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안녕하세요 😀

말씀해주신대로 reset 이 필요 없다고 생각해요.

실 코드에서도 reset 을 안쓰고요.

다만 reset 이 없으면 초기 don't care 값이 존재하고 propagation 될 수 있는 여기는 있기 때문에, (hand shake rule 만 지킨다면 결국 동작에는 아무 문제 없지만) 넣어두는 case 도 있습니다.

결론은 동작에 문제없다는 것을 설계자가 보장한다면 reset 은 없어도 됩니다.

즐공하세요 :)

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